特許
J-GLOBAL ID：200903008503167758
半導体装置の製造方法及び半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
高田 守 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-229206
公開番号（公開出願番号）：特開2002-043201
出願日： 2000年07月28日
公開日（公表日）： 2002年02月08日
要約：
【要約】【課題】 半導体装置の製造において、アラインメントマークの段差を確保しアラインメント精度を向上させる。【解決手段】 アラインメントマーク用開口を含む層間絶縁膜の上にタングステン層を形成し、CMP法で研磨する。この際、層間絶縁膜の初期厚さをアラインメントのために識別可能な最低段差と研磨量との和より大きく形成し、アラインメント用の段差を確保する。また、コンタクトアラインメントマーク下のゲート電極を取り除く構造にする。あるいは、スルーホールのアラインメントマークにおいて直下に存在するアルミ電極を取り除く構造にする。
請求項（抜粋）：
半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜にアラインメント用の開口を形成する工程と、前記開口に凹部を形成するように前記層間絶縁膜の上にタングステン層を形成する工程と、前記タングステン層を研磨し前記開口にアラインメント用の段差を残す工程とを含み、前記層間絶縁膜の初期厚さをアラインメントのために識別可能な最低段差と前記研磨量との和より大きく形成することを特徴とする半導体装置の製造方法。
Fターム (7件)：
5F046AA20
, 5F046EA12
, 5F046EA18
, 5F046EA19
, 5F046EA23
, 5F046EA24
, 5F046EA30
