半導体記憶装置

発明者：
出願人/特許権者：
代理人 (11件)：前田弘 , 竹内宏 , 嶋田高久 , 竹内祐二 , 今江克実 , 藤田篤史 , 二宮克也 , 原田智雄 , 井関勝守 , 関啓 , 杉浦靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2006-099409
公開番号（公開出願番号）：特開2007-273851
出願日： 2006年03月31日
公開日（公表日）： 2007年10月18日
要約：

【課題】レイアウトパターンの均一性を高めて製造時の加工バラツキを抑制した半導体記憶装置を提供する。【解決手段】半導体基板上に形成された1箇所のN型の拡散層ODごとに、ワード線WLまたはビット線選択線KSとの交差位置に、2つのメモリセルゲートTG、またはビット線接続ゲートSWが形成され、N型の拡散層ODの中央部付近は、2つのゲートに共通のソース/ドレイン領域とされる一方、両端部付近は、各ゲートに個別のソース/ドレイン領域とされる。ソース/ドレイン領域は、ストレージコンタクトCAを介して、メモリセルキャパシタのストレージ電極に接続され、またはサブビット線コンタクトCHおよびメタル配線のビアを介して、サブビット線、またはメインビット線に接続される。メモリセルゲートTGおよびビット線接続ゲートSWは、4つ単位で同一のパターンを繰り返すように配置される。【選択図】図2

請求項（抜粋）：

それぞれ、セルトランジスタを含む複数のメモリセル、およびサブビット線を有する複数のサブメモリアレイと、メインビット線と、上記サブビット線を上記メインビット線に選択的に接続させるビット線接続トランジスタと、を備えた半導体記憶装置であって、上記サブメモリアレイは、サブビット線が上記メインビット線に沿って順次並ぶように配置されるとともに、上記セルトランジスタ、およびビット線接続トランジスタが、所定数単位で同一のパターンを繰り返すように配置されていることを特徴とする半導体記憶装置。

IPC (4件)：

H01L 21/824 , H01L 27/108 , G11C 11/401 , G11C 11/409

FI (4件)：

H01L27/10 621C , G11C11/34 371K , G11C11/34 362B , H01L27/10 681B

Fターム (37件)：

5F083AD21 , 5F083GA01 , 5F083GA05 , 5F083GA09 , 5F083JA35 , 5F083JA36 , 5F083JA37 , 5F083JA39 , 5F083KA01 , 5F083KA06 , 5F083KA19 , 5F083LA02 , 5F083LA03 , 5F083LA05 , 5F083LA09 , 5F083LA12 , 5F083LA15 , 5F083LA16 , 5F083LA19 , 5F083LA21 , 5F083MA06 , 5F083MA16 , 5F083MA17 , 5F083MA19 , 5F083MA20 , 5F083ZA07 , 5F083ZA08 , 5F083ZA28 , 5M024AA22 , 5M024AA62 , 5M024BB13 , 5M024CC52 , 5M024CC53 , 5M024PP01 , 5M024PP03 , 5M024PP04 , 5M024PP05

引用特許：

出願人引用 (1件)

半導体記憶装置
公報種別：公開公報出願番号：特願平6-073329 出願人：三菱電機株式会社

審査官引用 (10件)

半導体記憶装置
公報種別：公開公報出願番号：特願平7-033918 出願人：三菱電機株式会社
半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平11-305702 出願人：日本電気株式会社
半導体装置
公報種別：公開公報出願番号：特願2005-240153 出願人：NECエレクトロニクス株式会社

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