特許
J-GLOBAL ID：200903019220722609

不揮発性強誘電体メモリの配線

発明者：
カン,ヒー・ボック

カン,ヒー・ボック について

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キイ,フン・ウー

キイ,フン・ウー について

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イ,ゲウン・イル

イ,ゲウン・イル について

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パク,ジェ・フーン

パク,ジェ・フーン について

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キム,ジュン・ファン

キム,ジュン・ファン について


出願人/特許権者：
株式会社ハイニックスセミコンダクター

株式会社ハイニックスセミコンダクター について


代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願2002-327822
公開番号（公開出願番号）：特開2003-282841
出願日： 2002年11月12日
公開日（公表日）： 2003年10月03日
要約：
【要約】【課題】 ビットライン間のクロストークキャパシタンスの比率を減らして干渉を減少させ、また、工程課程から発生するメインビットライン間のパーティクル問題を減らして歩留まりを増加させることができる不揮発性強誘電体メモリの配線を提供する。【解決手段】 ビットライン又はサブビットライン、特にメインビットラインを1層に配置せずに、複数の層にそれぞれ形成するようにした。したがって、それぞれの層におけるビットラインの間隔を広くすることができ、ビットライン間のクロストークキャパシタンスの比率を減らして干渉を減少させ、また、工程課程から発生するメインビットライン間のパーティクル問題を減らして歩留まりを増加させることができる。
請求項（抜粋）：
それぞれ複数個の単位セルを含むサブセルアレイのブロックを備えたセルアレイブロック内で、前記単位セルの一端子に連結されるように一ライン方向に一定の間隔を保って配列されたサブビットラインと、それぞれのサブビットラインに対応させて配置されているメインビットラインとを備えた不揮発性強誘電体メモリの配線において、サブビットラインを1層に平行に並べる一方、メインビットラインはサブビットラインの層の上の複数の層に、それぞれの層に少なくともサブビットライン2本ごとに間隔をあけて配置したことを特徴とする不揮発性強誘電体メモリの配線。
IPC (3件)：
H01L 27/105 ,  G11C 11/22 501 ,  H01L 27/10 471
FI (3件)：
G11C 11/22 501 F ,  H01L 27/10 471 ,  H01L 27/10 444 B
Fターム (6件)：
5F083FR02 ,  5F083GA13 ,  5F083KA06 ,  5F083KA10 ,  5F083LA13 ,  5F083ZA28
引用特許：
審査官引用 (22件)
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