特許
J-GLOBAL ID：200903009094966992

半導体装置およびその製造方法

発明者：
野間 淳史

野間 淳史 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 特許業務法人池内・佐藤アンドパートナーズ
公報種別：公開公報
出願番号（国際出願番号）：特願2002-020405
公開番号（公開出願番号）：特開2003-224205
出願日： 2002年01月29日
公開日（公表日）： 2003年08月08日
要約：
【要約】【課題】 導電性バリア層の酸化膨張応力による変形を抑制し、優れた特性を有する容量素子を備えた半導体装置およびその製造方法を提供する。【解決手段】 半導体能動素子105が形成された半導体基板101と、半導体基板101上に形成され、半導体能動素子105に到達する開口を有する層間絶縁膜106と、前記開口内に充填するように形成された導電性プラグ107と、導電性プラグ107および層間絶縁膜106上に形成された導電性バリア層108a、109aと、導電性バリア層108a、109a上に形成された容量素子113とを備えた半導体装置において、少なくとも導電性バリア層108aの直下の層間絶縁膜106が、導電性バリア層108aの酸化膨張による変形を防止する変形防止膜106bで構成されている。
請求項（抜粋）：
半導体能動素子が形成された半導体基板と、前記半導体基板上に形成され、前記半導体能動素子に到達する開口を有する層間絶縁膜と、前記半導体能動素子に電気的に接続されるとともに、前記開口内に充填するように形成された導電性プラグと、前記導電性プラグと電気的に接続されるとともに、前記導電性プラグおよび前記層間絶縁膜上に形成された導電性バリア層と、前記導電性バリア層上に形成され、下部電極、容量絶縁膜および上部電極が積層されて構成された容量素子とを備えた半導体装置において、少なくとも前記導電性バリア層の直下の前記層間絶縁膜が、前記導電性バリア層の酸化膨張による変形を防止する変形防止膜で構成されたことを特徴とする半導体装置。
IPC (3件)：
H01L 21/8242 ,  H01L 27/105 ,  H01L 27/108
FI (3件)：
H01L 27/10 621 Z ,  H01L 27/10 444 B ,  H01L 27/10 651
Fターム (20件)：
5F083AD21 ,  5F083AD49 ,  5F083FR02 ,  5F083GA27 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA16 ,  5F083JA17 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083NA08 ,  5F083PR21 ,  5F083PR40
引用特許：
審査官引用 (6件)
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