特許
J-GLOBAL ID：200903009613935277
半導体チップ積層パッケージ構造、及び、かかるパッケージ構造に好適な半導体装置
発明者：
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出願人/特許権者：
代理人 (3件)：
小川 勝男
, 田中 恭助
, 佐々木 孝
公報種別：公開公報
出願番号（国際出願番号）：特願2003-017344
公開番号（公開出願番号）：特開2004-228485
出願日： 2003年01月27日
公開日（公表日）： 2004年08月12日
要約：
【課題】高機能・高集積化に伴う劣悪な放熱環境下でも、半導体内のリーク電流を抑制し安定な動作を可能にする半導体チップ積層パッケージ構造等を提供する。【解決手段】配線用の基板(10)上に、発熱する半導体チップであるプロセッサLSI(MPU-LSI)(20)複数積層して搭載し、その周囲を封止部材(60)で封止した半導体チップ積層パッケージ構造において、この積層したチップ状部材の一部には、冷却機能を有するクーラーチップ(50)を含み、かつ、このクーラーチップはプロセッサLSI内で発生する熱をその外部に導出し、さらに、このクーラーチップへの外部からの熱の伝達を抑制する手段を備え、外部温度にもかかわらずこのクーラーチップ内の温度を所定の温度に維持する。【選択図】 図1
請求項（抜粋）：
配線基板上に、発熱する半導体チップを含むチップ状部材を内部に複数積層して搭載し、その周囲を封止部材により封止した半導体チップ積層パッケージ構造であって、上記複数積層したチップ状部材は、冷却機能を有するチップ状部材を含んでおり、かつ、当該冷却機能を有するチップ状部材は、前記半導体チップ内で発生する熱をその外部に導出し、もって、外部温度にもかかわらず、当該半導体チップ内でのリーク電流の増大を抑制することを特徴とする半導体チップ積層パッケージ構造。
IPC (4件)：
H01L23/38
, H01L25/065
, H01L25/07
, H01L25/18
5F036AA01
, 5F036BA23
, 5F036BA33
, 5F036BE01
