特許
J-GLOBAL ID：200903010153446297
CASレイテンシを利用してロッキングレゾリューション調節が可能な遅延同期ループ回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
志賀 正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-309883
公開番号（公開出願番号）：特開2003-203481
出願日： 2002年10月24日
公開日（公表日）： 2003年07月18日
要約：
【要約】【課題】 単位遅延器の数を増やさなくとも広いロッキング範囲を有し、またロッキングサイクル時間を減らせる遅延同期ループ回路を提供する。【解決手段】 遅延ライン、位相検出器、制御回路、モードレジスタセット、及び単位遅延時間調節回路を備える。遅延ラインは直列連結された多数の単位遅延器を含み、外部クロック信号を遅延させる。位相検出器は外部クロック信号と遅延ラインから出力される内部クロック信号間の位相差を検出する。制御回路は位相検出器の出力信号に応答して制御信号を発する。モードレジスタセットはCASレイテンシ信号を出力する。単位遅延時間調節回路は各単位遅延器に連結され、CASレイテンシ信号に応答して各単位遅延器の遅延時間を長くする多数のプログラマブル遅延素子を含む。制御回路は、多数のステージより構成され、各ステージの出力端から制御信号を出力するシフトレジスタを含む。
請求項（抜粋）：
直列連結された多数の単位遅延器を含んで、制御信号に応答して選択される単位遅延器を通じて外部クロック信号を遅延させる遅延ラインと、前記外部クロック信号と前記遅延ラインから出力される内部クロック信号間の位相差を検出する位相検出器と、前記位相検出器の出力信号に応答して前記制御信号を発する制御回路と、前記遅延ラインの各単位遅延器に連結され、遅延制御信号に応答して前記各単位遅延器の遅延時間を可変にする単位遅延時間調節回路とを備えることを特徴とする遅延同期ループ回路。
IPC (3件)：
G11C 11/407
, H03K 5/135
, H03L 7/081
H03K 5/135
, G11C 11/34 354 C
, H03L 7/08 J
, G11C 11/34 362 S
5J001AA04
, 5J001AA11
, 5J001BB10
, 5J001BB12
, 5J001CC06
, 5J001DD05
, 5J001DD09
, 5J106AA04
, 5J106CC21
, 5J106CC59
, 5J106DD39
, 5J106KK08
, 5M024AA72
, 5M024BB27
, 5M024BB34
, 5M024DD83
, 5M024JJ02
, 5M024JJ38
, 5M024PP01
, 5M024PP02
, 5M024PP03
, 5M024PP10
