特許
J-GLOBAL ID：200903010647776761
チップ内蔵基板
発明者：
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出願人/特許権者：
代理人 (1件)：
伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2007-218182
公開番号（公開出願番号）：特開2008-010885
出願日： 2007年08月24日
公開日（公表日）： 2008年01月17日
要約：
【課題】生産の歩留まりが良好であって、内蔵される半導体チップに接続される多層配線の信頼性が高いチップ内蔵基板を提供する。【解決手段】第1の配線が形成された第1の基板に半導体チップ110を実装する第1の工程と、第2の配線が形成された第2の基板と前記第1の基板とを張り合わせる第2の工程と、を有し、前記第2の工程では、前記半導体チップ110が前記第1の基板と前記第2の基板の間で封止されるとともに、前記第1の配線と前記第2の配線が電気的に接続されて、前記半導体チップ110に接続される多層配線を形成する。【選択図】図1F
請求項（抜粋）：
第1の配線が形成され、該第1の配線に半導体チップが実装されてなる第1の基板と、
第2の配線が形成されるとともに、前記第1の基板と張り合わせられる第2の基板と、を有するチップ内蔵基板であって、
前記第1の基板に形成されたソルダーレジスト層から露出する、前記第1の配線に接続された第1の接続層と、
前記第2の基板に形成されたソルダーレジスト層から露出する、前記第2の配線に接続された第2の接続層とが、電気接続部材によって電気的に接続され、
前記半導体チップと前記電気接続部材が前記第1の基板と前記第2の基板の間で絶縁層によって封止されるとともに、前記第1の基板と前記第2の基板の間が当該絶縁層で封止されていることを特徴とするチップ内蔵基板。
IPC (5件)：
H01L 23/12
, H05K 3/46
, H01L 25/10
, H01L 25/11
, H01L 25/18
H01L23/12 501B
, H05K3/46 Q
, H05K3/46 G
, H01L25/14 Z
5E346AA22
, 5E346AA43
, 5E346CC04
, 5E346CC09
, 5E346CC32
, 5E346DD02
, 5E346DD12
, 5E346DD22
, 5E346EE06
, 5E346EE07
, 5E346EE09
, 5E346EE18
, 5E346EE43
, 5E346FF07
, 5E346FF24
, 5E346FF28
, 5E346FF45
, 5E346GG08
, 5E346GG15
, 5E346GG17
, 5E346GG28
, 5E346HH07
, 5E346HH33
出願人引用 (1件)
審査官引用 (9件)
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