特許
J-GLOBAL ID：200903011016379856

絶縁ゲート型半導体装置

発明者：
大月 正人

大月 正人 について

, 
百田 聖自

百田 聖自 について

, 
脇本 博樹

脇本 博樹 について


出願人/特許権者：
富士電機デバイステクノロジー株式会社

富士電機デバイステクノロジー株式会社 について


代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2004-224777
公開番号（公開出願番号）：特開2005-175425
出願日： 2004年07月30日
公開日（公表日）： 2005年06月30日
要約：
【課題】絶縁ゲート型半導体装置において、ターンオン損失と放射ノイズの両方の規格を満たすこと。【解決手段】トレンチ21によりp型ベース層20を複数のp型ベース領域9,10,12に分割する。そして、n型ソース領域3のないp型ベース領域10,12のうちの一部のp型ベース領域12とエミッタ電極7とを、トレンチ21の終端部近傍と活性領域内のゲートランナー14の両脇にそれぞれ設けたコンタクトホール11を介して、電気的に接続する。また、n型ソース領域3のないp型ベース領域10,12のうちの、エミッタ電極7に電気的に接続するp型ベース領域12の数をN1で表し、エミッタ電極7から絶縁されているp型ベース領域10の数をN2で表すときに、N1およびN2が、25≦{N1/(N1+N2)}×100≦75を満たすようにする。【選択図】 図3
請求項（抜粋）：
第1導電型の第1の半導体層と、 前記第1の半導体層の上に設けられた第2導電型の第2の半導体層と、 前記第2の半導体層の上に設けられた第1導電型の第3の半導体層と、 前記第3の半導体層の表面から該第3の半導体層を貫通して前記第2の半導体層まで達する溝と、 前記溝により前記第3の半導体層が分割されてできた複数の半導体領域のうちの少なくとも一部の半導体領域の表面層に選択的に形成された第2導電型の第4の半導体層と、 前記溝の内側に絶縁膜を介して設けられた制御電極と、 半導体装置として電流を流す活性領域の前記第3の半導体層の上に絶縁膜を介して設けられ、かつ前記溝内の前記制御電極が電気的に接続するランナーと、 前記第3の半導体層および前記第4の半導体層の上に層間絶縁膜を介して設けられた第1の主電極と、 前記第1の半導体層に電気的に接続する第2の主電極と、を具備し、 前記第1の主電極は、前記溝により前記第3の半導体層が分割されてできた複数の半導体領域のうちの前記第4の半導体層が形成された半導体領域では、前記層間絶縁膜を貫通して前記第3の半導体層と前記第4の半導体層の両方に接触し、一方、前記溝により前記第3の半導体層が分割されてできた複数の半導体領域のうちの前記第4の半導体層が形成されていない半導体領域では、前記溝の終端部の近傍と前記ランナーの近傍にそれぞれ設けられた、前記層間絶縁膜を貫通するコンタクトホールを介して第3の半導体層のみに接触していることを特徴とする絶縁ゲート型半導体装置。
IPC (1件)：
H01L29/78
FI (3件)：
H01L29/78 655A ,  H01L29/78 652S ,  H01L29/78 653A
引用特許：
出願人引用 (5件)
全件表示
審査官引用 (8件)
全件表示

前のページに戻る

TOP

BOTTOM