特許
J-GLOBAL ID：200903012717275415

記憶システムおよびデータ処理システム

発明者：
吉田 敬一

吉田 敬一 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 大日方 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願2000-376170
公開番号（公開出願番号）：特開2002-182989
出願日： 2000年12月11日
公開日（公表日）： 2002年06月28日
要約：
【要約】【課題】 フラッシュメモリのような電気的に書込み、消去可能な不揮発性半導体記憶装置を用いたシステムにおいて、偶発的な書込みエラーにより有効な記憶容量が減少するのを防止できるようにする。【解決手段】 不揮発性半導体記憶装置チップ内部のステータスレジスタ(32)に、チップの外部からアクセスが可能か否かを示すビット(B7)を設け、該不揮発性半導体装置に対する書込みの指令を行なう制御装置(F-CNT,CPU)は前記ステータスレジスタの前記ビットの状態に応じて再度同一の領域に対する書込み指令を行なうようにした。
請求項（抜粋）：
複数の不揮発性メモリセルからなる記憶領域と内部状態を示すステータスレジスタと該ステータスレジスタの少なくとも一部の内容を出力可能な外部端子とを備えた不揮発性半導体記憶装置と、該不揮発性半導体記憶装置に対する書込みの指令および書込み不良の領域の管理を行なう制御装置とを含む記憶システムであって、前記ステータスレジスタは、再度書込みを実行することで正常に書込みが行なえる可能性があるか否かを示す第1のビットを有し、前記制御装置は前記第1のビットの状態に応じて再度同一の領域に対する書込み指令を行なうことを特徴とする記憶システム。
IPC (3件)：
G06F 12/16 310 ,  G06F 12/14 320 ,  G11C 16/02
FI (4件)：
G06F 12/16 310 P ,  G06F 12/14 320 F ,  G11C 17/00 601 Z ,  G11C 17/00 611 Z
Fターム (16件)：
5B017AA06 ,  5B017BB09 ,  5B017CA12 ,  5B018GA10 ,  5B018HA40 ,  5B018KA12 ,  5B018NA06 ,  5B018QA15 ,  5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD00 ,  5B025AD04 ,  5B025AE00 ,  5B025AE05 ,  5B025AE08
引用特許：
審査官引用 (7件)
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