特許
J-GLOBAL ID：200903014906767666
半導体素子のための支持構造体を作製する方法
発明者：
,
,
,
,
出願人/特許権者：
代理人 (5件)：
青木 篤
, 石田 敬
, 古賀 哲次
, 小野田 浩之
, 西山 雅也
公報種別：公表公報
出願番号（国際出願番号）：特願2004-565496
公開番号（公開出願番号）：特表2006-511966
出願日： 2003年12月16日
公開日（公表日）： 2006年04月06日
要約：
半導体素子を作製する方法を記述する。この方法において、所望の欠陥密度レベル(好ましくないドーピングレベルに終わる)を有し、充分な厚さを有する出発基板を選択する。その後、出発基板上に、所望のドーピングレベルを有する半導体層を形成する。生じた半導体層は、最終製品用途に関する所望の欠陥密度及びドーピングレベルを有する。動的素子と、導電体と、他の所要の構造体とを半導体層上に形成した後、出発基板を取り除き、所望厚の半導体層を残す。VECSEL用途において、動的素子はゲインキャビティーであることができ、この半導体層は、ウォールプラグ効率(WPE)を最大化するのに、必要な欠陥密度及びドーピングレベルを有する。態様のひとつでは、半導体層のドーピングは均一でない。例えば、層の大部分を低レベルでドープし、そして残りの部分をさらに高いレベルでドープする。より多くドープ化した材料の場合、これによって、特定の厚さにおいて、改良されたWPEがもたらされる。
請求項（抜粋）：
欠陥密度を有する出発半導体基板を選択すること;
前記出発半導体基板上に半導体層を形成すること;
前記半導体層上に動的素子を形成すること;そして
前記出発半導体基板を除去すること、
を含む、半導体素子を作製する方法。
IPC (2件)：
FI (2件)：
Fターム (25件)：
5F152LL03
, 5F152LL05
, 5F152LL09
, 5F152LL13
, 5F152LM08
, 5F152MM09
, 5F152NN07
, 5F152NP05
, 5F152NP06
, 5F152NQ06
, 5F173AC03
, 5F173AC13
, 5F173AC35
, 5F173AC46
, 5F173AC52
, 5F173AC53
, 5F173AC63
, 5F173AG05
, 5F173AH13
, 5F173AP06
, 5F173AP32
, 5F173AQ02
, 5F173AR26
, 5F173AR64
, 5F173AR82
