特許
J-GLOBAL ID：200903016226647707

イベント型テストシステム

発明者：
グレン・エイ・ゴメス

グレン・エイ・ゴメス について


出願人/特許権者：
株式会社アドバンテスト

株式会社アドバンテスト について


公報種別：公開公報
出願番号（国際出願番号）：特願2000-106728
公開番号（公開出願番号）：特開2000-321340
出願日： 2000年04月04日
公開日（公表日）： 2000年11月24日
要約：
【要約】【課題】 被試験電子デバイスを試験するイベント型テストシステムであって、スケーリング機能を有することによりテスト信号を形成するためのイベントのタイミングを自由に変更できるテストシステムを提供する。【解決手段】 基準クロック周期の整数倍データと端数データで構成されるタイミングデータを格納するためのイベントメモリと、アドレスデータを生成するためのアドレスシーケンサと、所定の基準点に対する各イベントの総合時間長を生成するためにスケールファクタに基づいてタイミングデータを加算および変更するためのサミング・スケーリングロジックと、上記総合時間長に基づいてそれぞれのイベントを生成するためのイベント発生回路と、テストプログラムによってイベント型テストシステムの全体の動作を制御するためのホストコンピュータとを有して構成される。
請求項（抜粋）：
被試験電子デバイス(DUT)にテスト信号を与えて、そのDUTの出力信号をストローブ信号のタイミングで評価することにより、そのDUTを試験するイベント型テストシステムにおいて、イベントのタイミングデータ中の基準クロック周期の整数倍データ(インテグラル部データ)で形成されたイベントカウントデータを格納するためのイベントカウントメモリと、イベントのタイミングデータ中の基準クロック周期の端数データ(フラクショナル部データ)で形成されたイベントバーニアデータを格納するためのイベントバーニアメモリと、上記タイミングデータを読み出すためにそのイベントカウントメモリとイベントバーニアメモリをアクセスする為のアドレスデータを生成するためのアドレスシーケンサと、所定の基準点に対する各イベントの総合時間長を生成するために、スケールファクタに基づいて、タイミングデータを加算および変更するためのサミング・スケーリングロジックであり、そのサミング・スケーリングロジックは、上記加算および変更動作にともなう端数データの合計が基準クロック周期を超過する毎に、1基準クロック周期に相当する追加遅延を供給するための遅延手段を有し、上記テスト信号またはストローブ信号を形成するために、上記総合時間長に基づいてそれぞれのイベントを生成するためのイベントジェネレータ回路と、テストプログラムによってイベント型テストシステムの全体の動作を制御するためのホストコンピュータと、を有して構成され、上記タイミングデータは2つの隣接するイベント間の時間差であるイベント型テストシステム。
IPC (2件)：
G01R 31/3183 ,  G01R 31/319
FI (2件)：
G01R 31/28 Q ,  G01R 31/28 R
引用特許：
出願人引用 (8件)
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引用文献：
出願人引用 (1件)

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