特許
J-GLOBAL ID：200903018383509752

半導体装置およびその製造方法

発明者：
外園 明

外園 明 について

, 
稲葉 聡

稲葉 聡 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (4件)： 平田 忠雄 ,  角田 賢二 ,  中村 恵子 ,  遠藤 和光
公報種別：公開公報
出願番号（国際出願番号）：特願2007-072949
公開番号（公開出願番号）：特開2008-235568
出願日： 2007年03月20日
公開日（公表日）： 2008年10月02日
要約：
【課題】ハロー領域により短チャネル効果を抑制し、且つ接合リーク電流の発生や接合容量の増加を抑制することのできる半導体装置およびその製造方法を提供する。【解決手段】本発明の一態様に係る半導体装置は、Si基板と、前記Si基板上にゲート絶縁膜を介して形成されたゲート電極と、前記Si基板の前記ゲート電極の下方に形成されたチャネル領域と、前記チャネル領域を挟んで形成されたソース・ドレイン領域と、前記チャネル領域を挟んで形成され、導電型不純物を含まない第1のエピタキシャル成長結晶からなるエピタキシャル層と、前記チャネル領域と前記エピタキシャル層の間に形成され、導電型不純物を含む第2のエピタキシャル成長結晶からなる、前記ソース・ドレイン領域と異なる導電型のハロー領域と、を有する。【選択図】図1
請求項（抜粋）：
Si基板と、 前記Si基板上にゲート絶縁膜を介して形成されたゲート電極と、 前記Si基板の前記ゲート電極の下方に形成されたチャネル領域と、 前記チャネル領域を挟んで形成されたソース・ドレイン領域と、 前記チャネル領域を挟んで形成され、導電型不純物を含まない第1のエピタキシャル成長結晶からなるエピタキシャル層と、 前記チャネル領域と前記エピタキシャル層の間に形成され、導電型不純物を含む第2のエピタキシャル成長結晶からなる、前記ソース・ドレイン領域と異なる導電型のハロー領域と、 を有することを特徴とする半導体装置。
IPC (3件)：
H01L 29/78 ,  H01L 21/823 ,  H01L 27/092
FI (2件)：
H01L29/78 301S ,  H01L27/08 321E
Fターム (74件)：
5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB09 ,  5F048BB11 ,  5F048BB12 ,  5F048BC05 ,  5F048BC06 ,  5F048BD04 ,  5F048BF06 ,  5F048BF16 ,  5F048BF17 ,  5F048BG07 ,  5F048BG14 ,  5F048DA24 ,  5F048DA25 ,  5F048DA27 ,  5F048DA28 ,  5F048DA30 ,  5F140AA12 ,  5F140AA21 ,  5F140AA24 ,  5F140AB03 ,  5F140AC28 ,  5F140BA01 ,  5F140BC06 ,  5F140BC17 ,  5F140BD04 ,  5F140BD07 ,  5F140BD09 ,  5F140BD11 ,  5F140BD13 ,  5F140BF01 ,  5F140BF04 ,  5F140BF05 ,  5F140BF07 ,  5F140BF08 ,  5F140BF09 ,  5F140BF11 ,  5F140BF18 ,  5F140BG09 ,  5F140BG12 ,  5F140BG14 ,  5F140BG34 ,  5F140BG44 ,  5F140BG45 ,  5F140BG49 ,  5F140BG52 ,  5F140BG53 ,  5F140BH05 ,  5F140BH06 ,  5F140BH14 ,  5F140BH27 ,  5F140BH35 ,  5F140BJ08 ,  5F140BJ09 ,  5F140BJ26 ,  5F140BK09 ,  5F140BK13 ,  5F140BK18 ,  5F140BK26 ,  5F140BK29 ,  5F140BK34 ,  5F140BK38 ,  5F140BK39 ,  5F140CB04 ,  5F140CC03 ,  5F140CC07 ,  5F140CC08 ,  5F140CC15 ,  5F140CE07 ,  5F140CF04
引用特許：
出願人引用 (1件)
  • 米国特許第6,743,684号明細書
審査官引用 (8件)
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