特許
J-GLOBAL ID：200903018510117524

バスライン駆動回路およびこれを具備する半導体記憶装置

発明者：
丸山 明

丸山 明 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-354185
公開番号（公開出願番号）：特開平9-232937
出願日： 1996年12月18日
公開日（公表日）： 1997年09月05日
要約：
【要約】【課題】 消費電流が低減できるとともに、低電圧動作のマージンを確保でき、動作速度の向上を図ることのできるバスライン駆動回路、およびこのバスライン駆動回路を搭載した半導体記憶装置を提供する。【解決手段】 バスライン駆動回路は、夫々のゲートに読み出しデータが入力されるインバータと、該インバータの出力信号を受ける遅延回路と、前記遅延回路の出力を受けるデプリーション型トランジスタとを含む。データがローレベルからハイレベルに変化する時に、前記遅延回路により前記デプリーション型トランジスタのゲートに印加される信号電位が高いままなので大きな電流供給能力をもってバスラインを充電し、その後遅延回路によりトランジスタのゲート電位はローレベルとなるため、バスラインを電源電圧に依存させずに、徐々に電源電圧よりも低い一定電位に収束できる。
請求項（抜粋）：
第1導電型のトランジスタと第2導電型のトランジスタとバスラインとを含み、前記第1導電型のトランジスタのドレインと前記バスラインの一端の間にデプリーション型の第2導電型のトランジスタが接続され、該バスラインの一端と前記第2導電型のトランジスタのドレインとが接続されてなり、前記デプリーション型の第2導電型のトランジスタのゲートに、電源電圧以下であって該デプリーション型の第2導電型のトランジスタのしきい値電圧の絶対値以上の電圧が印加されることを特徴とするバスライン駆動回路。
IPC (9件)：
H03K 19/0175 ,  G11C 11/417 ,  G11C 11/409 ,  H03K 17/16 ,  H03K 17/687 ,  H03K 19/0185 ,  H03K 19/003 ,  H03K 19/017 ,  H03K 19/0948
FI (9件)：
H03K 19/00 101 F ,  H03K 17/16 L ,  H03K 19/003 B ,  H03K 19/017 ,  G11C 11/34 305 ,  G11C 11/34 354 A ,  H03K 17/687 F ,  H03K 19/00 101 D ,  H03K 19/094 B
引用特許：
出願人引用 (14件)
  • 入出力回路
    公報種別：公開公報   出願番号：特願平5-016009   出願人：日本電気株式会社
  • 出力回路
    公報種別：公開公報   出願番号：特願平4-200737   出願人：日本電気株式会社
  • 論理回路
    公報種別：公開公報   出願番号：特願平5-165641   出願人：三菱電機株式会社
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審査官引用 (13件)
  • 入出力回路
    公報種別：公開公報   出願番号：特願平5-016009   出願人：日本電気株式会社
  • 出力回路
    公報種別：公開公報   出願番号：特願平4-200737   出願人：日本電気株式会社
  • 論理回路
    公報種別：公開公報   出願番号：特願平5-165641   出願人：三菱電機株式会社
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