特許
J-GLOBAL ID：200903020232889949

半導体装置及びその製造方法

発明者：
中村 博文

中村 博文 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 畑 泰之
公報種別：公開公報
出願番号（国際出願番号）：特願平8-304262
公開番号（公開出願番号）：特開平10-144733
出願日： 1996年11月15日
公開日（公表日）： 1998年05月29日
要約：
【要約】【課題】 フェイスダウン型半導体装置で、半導体チップを回路基板に実装した後、検査終了後不良と識別された場合のリペアが容易で、且つ封止樹脂中にボイドが発生しない半導体装置を提供する。【解決手段】 回路基板2の外部接続用パッド6と半導体チップ1の導電性バンプ3とが互いに接合して形成されたフェイスダウン実装による半導体装置10において、該半導体チップ1と該回路基板2とが作る当該半導体装置10の間隙11に熱可塑性樹脂7と硬化性樹脂5が充填されている半導体装置10。
請求項（抜粋）：
回路基板の外部接続用パッドと半導体チップの導電性バンプとが互いに接合して形成されたフェイスダウン実装による半導体装置において、該半導体チップと該回路基板とが作る当該半導体装置の間隙に熱可塑性樹脂と硬化性樹脂が充填されていることを特徴とする半導体装置。
IPC (3件)：
H01L 21/60 311 ,  H01L 21/56 ,  H01L 23/28
FI (3件)：
H01L 21/60 311 S ,  H01L 21/56 R ,  H01L 23/28 Z
引用特許：
審査官引用 (7件)
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