特許
J-GLOBAL ID：200903020862551822

半導体装置およびその製造方法

発明者：
北村 卓也

北村 卓也 について

, 
佐甲 隆

佐甲 隆 について


出願人/特許権者：
NECエレクトロニクス株式会社

NECエレクトロニクス株式会社 について


代理人 (1件)： 速水 進治
公報種別：公開公報
出願番号（国際出願番号）：特願2004-162340
公開番号（公開出願番号）：特開2005-347335
出願日： 2004年05月31日
公開日（公表日）： 2005年12月15日
要約：
【課題】 製造の途中で設計変更が生じても容易に対応可能な構造の半導体装置およびその製造方法を提供する。【解決手段】 メモリ部102とロジック部104とを有する半導体装置100において、第一の絶縁膜115中に埋設され、ロジック用トランジスタ113の拡散層105に接続する複数のロジック用トランジスタ接続プラグ119のうちの一つ以上が上部の第一配線143に接続していない構成とする。【選択図】 図1
請求項（抜粋）：
半導体基板に、メモリ部と、ロジック部と、が混載された半導体装置であって、 前記メモリ部は、 前記半導体基板上に設けられた第一のトランジスタと、 前記第一のトランジスタを覆う第一の絶縁膜と、 前記第一のトランジスタの拡散層に接続されるとともに、前記第一の絶縁膜の上面で終端する複数の第一の導電プラグと、 前記第一の絶縁膜の上部に設けられた容量素子と、 前記第一の絶縁膜の上部に設けられたビット線と、 を有し、 前記ロジック部は、 前記半導体基板上に設けられ、前記第一の絶縁膜に覆われた第二のトランジスタと、 前記第二のトランジスタの拡散層に接続されるとともに、前記第一の絶縁膜の上面で終端する複数の第二の導電プラグと、 前記第二の導電プラグの上部に設けられた上部配線と、 を有し、 複数の前記第二の導電プラグは、少なくとも一つの導電プラグを介して前記上部配線に接続されているものを含み、 複数の前記第一の導電プラグは、前記容量素子に接続されているものと、前記ビット線に接続されているものと、前記容量素子および前記ビット線のいずれにも接続されていない孤立プラグとを含むことを特徴とする半導体装置。
IPC (7件)：
H01L21/8242 ,  H01L21/768 ,  H01L21/822 ,  H01L27/04 ,  H01L27/10 ,  H01L27/108 ,  H01L27/118
FI (6件)：
H01L27/10 681F ,  H01L27/10 461 ,  H01L21/90 A ,  H01L27/04 C ,  H01L21/82 M ,  H01L27/10 621C
Fターム (61件)：
5F033HH19 ,  5F033HH33 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK01 ,  5F033MM01 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033NN16 ,  5F033NN37 ,  5F033NN39 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033SS15 ,  5F033SS21 ,  5F033XX00 ,  5F038AC09 ,  5F038AC10 ,  5F038AC17 ,  5F038BH01 ,  5F038BH11 ,  5F038DF01 ,  5F038DF05 ,  5F038EZ11 ,  5F038EZ14 ,  5F038EZ20 ,  5F064AA03 ,  5F064BB14 ,  5F064CC23 ,  5F064GG10 ,  5F083AD24 ,  5F083AD31 ,  5F083AD48 ,  5F083GA27 ,  5F083JA02 ,  5F083JA19 ,  5F083JA37 ,  5F083JA39 ,  5F083JA40 ,  5F083MA05 ,  5F083MA06 ,  5F083MA16 ,  5F083MA17 ,  5F083MA19 ,  5F083MA20 ,  5F083PR06 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55
引用特許：
出願人引用 (1件) 審査官引用 (8件)
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