特許
J-GLOBAL ID：200903022013829089

情報処理装置、メモリマネージメントユニット、アドレス変換装置

発明者：
亀丸 敏久

亀丸 敏久 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 吉田 研二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-164957
公開番号（公開出願番号）：特開2002-358236
出願日： 2001年05月31日
公開日（公表日）： 2002年12月13日
要約：
【要約】【課題】 より一層の低消費電力化を図る。【解決手段】 桁上げ信号出力回路5は、初期化された状態のアドレスカウンタ2に論理アドレスが新たに書き込まれたとき、また論理アドレスの下位部から上位部への桁上がりが発生したときに桁上げ信号を出力する。桁上げ信号が出力されたとき、MMU6は、アドレスカウンタ2から論理アドレスの上位部を読み込み、物理アドレスの上位部に変換する。この変換された物理アドレスの上位部は、変換値レジスタ8に保持され、また選択回路7へ送られる。選択回路7は、桁上げ信号に応じてMMU6から出力された物理アドレスの上位部を選択して出力する。一方、桁上げ信号が出力されていないとき、MMU6は動作しない。選択回路7は、変換値レジスタ8に保持されている物理アドレスの上位部を選択して出力する。
請求項（抜粋）：
論理アドレスの上位部を物理アドレスの上位部に変換するアドレス変換装置を有し、その変換した物理アドレスの上位部と論理アドレスの下位部とにより物理アドレスを生成する情報処理装置において、アドレス変換対象の論理アドレスが順次書き込まれる論理アドレス保持手段と、前記論理アドレス保持手段に対して、論理アドレスが新たに書き込まれたとき、あるいは論理アドレスが書き込まれたときに論理アドレスの下位部から上位部への桁上がりが発生したときに桁上げ信号を出力する桁上げ信号出力手段と、を有し、前記アドレス変換装置は、前記桁上げ信号出力手段から桁上げ信号が出力されたときのみ動作することによって前記論理アドレス保持手段に書き込まれた論理アドレスの上位部を読み込み、前記物理アドレスの上位部に変換するメモリマネージメントユニットと、前記メモリマネージメントユニットからの出力値を変換値として保持する変換値保持手段と、前記桁上げ信号出力手段から桁上げ信号が出力されたときには前記メモリマネージメントユニットからの出力値を、それ以外のときには前記変換値保持手段に保持されている変換値を選択して出力する物理アドレス上位部選択手段と、を有し、前記桁上げ信号出力手段から桁上げ信号が出力されていないときには前記メモリマネージメントユニットを動作させずに前記変換値と論理アドレスの下位部とにより物理アドレスを生成することを特徴とする情報処理装置。
IPC (5件)：
G06F 12/08 579 ,  G06F 9/34 350 ,  G06F 12/00 550 ,  G06F 12/02 570 ,  G06F 12/10 501
FI (5件)：
G06F 12/08 579 ,  G06F 9/34 350 A ,  G06F 12/00 550 E ,  G06F 12/02 570 A ,  G06F 12/10 501 C
Fターム (9件)：
5B005JJ00 ,  5B005NN61 ,  5B005NN63 ,  5B005NN64 ,  5B005NN66 ,  5B005RR02 ,  5B033DA04 ,  5B060AB15 ,  5B060AB26
引用特許：
審査官引用 (14件)
  • 特開昭62-024341
  • アドレス変換装置
    公報種別：公開公報   出願番号：特願平6-233687   出願人：株式会社東芝
  • マイクロプロセッサ
    公報種別：公開公報   出願番号：特願平10-104805   出願人：株式会社東芝
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