特許
J-GLOBAL ID：200903023770446053

半導体装置の製造方法、半導体装置および半導体層の形成方法

発明者：
福田 真大

福田 真大 について

, 
島宗 洋介

島宗 洋介 について


出願人/特許権者：
富士通マイクロエレクトロニクス株式会社

富士通マイクロエレクトロニクス株式会社 について


代理人 (1件)： 服部 毅巖
公報種別：公開公報
出願番号（国際出願番号）：特願2007-164727
公開番号（公開出願番号）：特開2009-004604
出願日： 2007年06月22日
公開日（公表日）： 2009年01月08日
要約：
【課題】半導体上にモフォロジの良好な半導体層を選択的にエピタキシャル成長させる。【解決手段】リセスド・ソース・ドレイン型pMOSFETを形成する際、STIを形成したSi基板上にゲート絶縁膜を介してゲート電極を形成し(ステップS1)、サイドウォールを形成した後(ステップS2)、その両側のSi基板に部分的にリセスを形成する(ステップS3)。そして、そのSi基板のリセス内に、下層部の方が上層部よりも、サイドウォールやSTIに対する成長選択性が低くなるような条件を用いて、下層部と上層部をエピタキシャル成長させ、SiGe層を形成する(ステップS4,S5)。これにより、Si基板のリセス内に、サイドウォール等に対する成長選択性を確保しつつ、モフォロジの劣化が抑えられたSiGe層を形成することが可能になる。【選択図】図1
請求項（抜粋）：
第1の半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、 前記ゲート電極側壁に絶縁層を形成する工程と、 前記絶縁層両側の前記第1の半導体層にリセスを形成する工程と、 前記リセス内に、下層部成長時の前記絶縁層に対する成長選択性が上層部成長時の前記絶縁層に対する成長選択性よりも低い条件で前記下層部および前記上層部を成長させて、前記下層部および前記上層部を有する第2の半導体層を形成する工程と、 を有することを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 29/78 ,  H01L 21/205 ,  H01L 21/336 ,  H01L 29/786
FI (5件)：
H01L29/78 301S ,  H01L21/205 ,  H01L29/78 616L ,  H01L29/78 616V ,  H01L29/78 616U
Fターム (72件)：
5F045AA03 ,  5F045AB01 ,  5F045AC00 ,  5F045AC01 ,  5F045AC02 ,  5F045AC03 ,  5F045AC05 ,  5F045AC13 ,  5F045AC15 ,  5F045AC17 ,  5F045AC19 ,  5F045AD08 ,  5F045AD09 ,  5F045AD10 ,  5F045AE17 ,  5F045AE19 ,  5F045AE21 ,  5F045AE23 ,  5F045AF03 ,  5F045BB14 ,  5F045BB16 ,  5F045CA05 ,  5F045DA52 ,  5F110AA16 ,  5F110AA26 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110EE32 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110GG02 ,  5F110GG12 ,  5F110GG52 ,  5F110HK08 ,  5F110HK21 ,  5F110HK25 ,  5F110HK26 ,  5F110HK28 ,  5F110HK34 ,  5F110HK37 ,  5F110HK39 ,  5F110HK41 ,  5F110HM07 ,  5F110NN62 ,  5F110NN65 ,  5F140AC01 ,  5F140AC36 ,  5F140BA01 ,  5F140BC06 ,  5F140BD05 ,  5F140BD07 ,  5F140BD09 ,  5F140BF01 ,  5F140BF04 ,  5F140BG08 ,  5F140BG09 ,  5F140BG10 ,  5F140BG11 ,  5F140BG12 ,  5F140BG14 ,  5F140BG31 ,  5F140BG37 ,  5F140BG53 ,  5F140BH13 ,  5F140BH27 ,  5F140BK09 ,  5F140BK12 ,  5F140BK18 ,  5F140CB04
引用特許：
出願人引用 (1件) 審査官引用 (5件)
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