特許
J-GLOBAL ID：200903024143020853

不揮発性半導体メモリ

発明者：
市毛 正之

市毛 正之 について

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荒井 史隆

荒井 史隆 について

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白田 理一郎

白田 理一郎 について

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八重樫 利武

八重樫 利武 について

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小澤 良夫

小澤 良夫 について

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山本 明人

山本 明人 について

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水島 一郎

水島 一郎 について

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斉藤 芳彦

斉藤 芳彦 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2006-119416
公開番号（公開出願番号）：特開2007-294595
出願日： 2006年04月24日
公開日（公表日）： 2007年11月08日
要約：
【課題】セル間干渉効果による閾値変動なく、カップリング比を向上させる。【解決手段】本発明の例に関わる不揮発性半導体メモリは、フローティングゲートFG1,FG2とコントロールゲートCGとを持つスタックゲート構造の第1及び第2メモリセルを備え、第1及び第2のメモリセルのフローティングゲートFG1,FG2は、それぞれ、第1部分FG1と、第1部分FG1上に配置され、コントロールゲートCGが延びる方向における幅が第1部分FG1のそれよりも狭い第2部分FG2とから構成され、第1及び第2メモリセルの第1部分FG1の間の第1スペースには、1種類の絶縁体が満たされ、第1及び第2メモリセルの第2部分の間の第2スペースには、その1種類の絶縁体の誘電率よりも高い誘電率を持つ誘電体を介してコントロールゲートCGが配置される。【選択図】図11
請求項（抜粋）：
フローティングゲートとコントロールゲートとを持つスタックゲート構造の第1及び第2メモリセルを具備し、 前記第1及び第2のメモリセルのフローティングゲートは、それぞれ、第1部分と、前記第1部分上に配置され、前記コントロールゲートが延びる方向における幅が前記第1部分のそれよりも狭い第2部分とから構成され、 前記第1部分は、ストライプ状の素子分離絶縁層の間に配置され、前記素子分離絶縁層の上面は、前記第1部分の上面と同じ又はそれよりも低い位置に存在し、 前記第1及び第2メモリセルの第1部分の間の第1スペースには、1種類の絶縁体が満たされ、前記第1及び第2メモリセルの第2部分の間の第2スペースには、前記絶縁体の誘電率よりも高い誘電率を持つ誘電体を介して前記コントロールゲートが配置される ことを特徴とする不揮発性半導体メモリ。
IPC (4件)：
H01L 21/824 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2件)：
H01L29/78 371 ,  H01L27/10 434
Fターム (26件)：
5F083EP05 ,  5F083EP27 ,  5F083EP53 ,  5F083EP55 ,  5F083EP56 ,  5F083EP76 ,  5F083GA03 ,  5F083GA09 ,  5F083GA12 ,  5F083GA22 ,  5F083JA04 ,  5F083JA35 ,  5F083JA53 ,  5F083LA21 ,  5F083NA01 ,  5F083NA06 ,  5F083PR05 ,  5F083PR40 ,  5F101BA12 ,  5F101BA26 ,  5F101BA29 ,  5F101BA36 ,  5F101BB08 ,  5F101BB17 ,  5F101BD34 ,  5F101BD35
引用特許：
出願人引用 (2件) 審査官引用 (6件)
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