特許
J-GLOBAL ID：200903047832246770

半導体装置およびその製造方法

発明者：
小澤 良夫

小澤 良夫 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-275528
公開番号（公開出願番号）：特開2006-093327
出願日： 2004年09月22日
公開日（公表日）： 2006年04月06日
要約：
【課題】隣接するメモリセル間の干渉に起因するメモリセルの誤動作を回避する半導体装置およびその製造方法を提供する。【解決手段】本発明の一形態の半導体装置は、複数のメモリセルを備えた半導体装置であって、半導体基板(1)上にトンネル絶縁膜(2)を挟んで設けられ、上部のチャネル幅方向の幅が下部のチャネル幅方向の幅よりも短い複数の浮遊ゲート電極(3)と、前記浮遊ゲート電極上に設けられた電極間絶縁膜(5)と、前記浮遊ゲート電極上に前記電極間絶縁膜を挟んで設けられ、互いに対向する前記浮遊ゲート電極の間に一部が埋め込まれている制御ゲート電極(6)と、を備える。【選択図】 図4
請求項（抜粋）：
複数のメモリセルを備えた半導体装置であって、 半導体基板上にトンネル絶縁膜を挟んで設けられ、上部のチャネル幅方向の幅が下部のチャネル幅方向の幅よりも短い複数の浮遊ゲート電極と、 前記浮遊ゲート電極上に設けられた電極間絶縁膜と、 前記浮遊ゲート電極上に前記電極間絶縁膜を挟んで設けられ、互いに対向する前記浮遊ゲート電極の間に一部が埋め込まれている制御ゲート電極と、 を備えることを特徴とする半導体装置。
IPC (4件)：
H01L 21/824 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 27/115
FI (2件)：
H01L29/78 371 ,  H01L27/10 434
Fターム (22件)：
5F083EP02 ,  5F083EP23 ,  5F083EP27 ,  5F083EP76 ,  5F083JA04 ,  5F083JA19 ,  5F083JA35 ,  5F083NA06 ,  5F083PR03 ,  5F083PR05 ,  5F083PR12 ,  5F083PR15 ,  5F101BA13 ,  5F101BB05 ,  5F101BB17 ,  5F101BD02 ,  5F101BD34 ,  5F101BD35 ,  5F101BH03 ,  5F101BH06 ,  5F101BH14 ,  5F101BH15
引用特許：
出願人引用 (2件) 審査官引用 (7件)
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