特許
J-GLOBAL ID：200903025074903019

半導体装置におけるセルフアラインドコンタクトを形成する製造方法

発明者：
クス、ロバート

クス、ロバート について


出願人/特許権者：
ヴィシェイ-シリコニックス

ヴィシェイ-シリコニックス について


代理人 (1件)： 石川 泰男
公報種別：公開公報
出願番号（国際出願番号）：特願2005-173992
公開番号（公開出願番号）：特開2006-013487
出願日： 2005年06月14日
公開日（公表日）： 2006年01月12日
要約：
【課題】半導体装置におけるセルフアラインドコンタクトを形成する製造方法であって、基板のコアエリアとターミネーションエリアの一部分まで拡張してトレンチをエッチングで形成する方法を提供する。【解決手段】第一の酸化物はトレンチの壁部に隣接した前記基板上に生成される。ポリシリコン層は前記コアエリアと前記ターミネーションエリアに蒸着される。このポリシリコン層は、前記コアエリアの前記トレンチの一部分にゲート領域を形成するように選択的にエッチングされる。このポリシリコン層のエッチングは、また、前記ゲートインターコネクト領域の第一部分を前記ターミネーションエリアの前記トレンチ部分に形成し、ゲートインターコネクト領域の第二部分を前記ターミネーションエリアにおける前記トレンチの外側に形成する。【選択図】図3
請求項（抜粋）：
半導体装置におけるセルフアラインドコンタクトを形成する製造方法であって、 基板のコアエリアとターミネーションエリアの一部分まで拡張してトレンチをエッチングで形成し、 前記トレンチの壁部と底部に隣接した前記基板上に第一の酸化物層を生成し、 前記コアエリアと前記ターミネーションエリアにポリシリコン層を蒸着し、 前記コアエリアの前記トレンチの一部分にゲート領域を形成するように前記ポリシリコン層を選択的にエッチングし、ゲートインターコネクト領域の第一部分を前記ターミネーションエリアの前記トレンチ部分に形成し、ゲートインターコネクト領域の第二部分を前記ターミネーションエリアにおける前記トレンチの外側に形成する製造方法。
IPC (6件)：
H01L 29/78 ,  H01L 21/28 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 21/320 ,  H01L 21/336
FI (7件)：
H01L29/78 652Q ,  H01L29/78 652L ,  H01L29/78 653A ,  H01L21/28 301A ,  H01L29/58 G ,  H01L21/88 B ,  H01L29/78 658G
Fターム (36件)：
4M104BB01 ,  4M104BB40 ,  4M104CC01 ,  4M104CC05 ,  4M104DD02 ,  4M104DD06 ,  4M104DD63 ,  4M104DD78 ,  4M104FF01 ,  4M104FF02 ,  4M104FF27 ,  4M104GG09 ,  4M104GG18 ,  4M104GG19 ,  4M104HH12 ,  4M104HH14 ,  5F033HH04 ,  5F033LL04 ,  5F033MM01 ,  5F033MM30 ,  5F033PP15 ,  5F033QQ58 ,  5F033QQ59 ,  5F033QQ65 ,  5F033QQ73 ,  5F033QQ76 ,  5F033RR04 ,  5F033RR06 ,  5F033RR09 ,  5F033RR15 ,  5F033SS25 ,  5F033SS27 ,  5F033VV06 ,  5F033VV10 ,  5F033XX01 ,  5F033XX03
引用特許：
審査官引用 (9件)
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