特許
J-GLOBAL ID：200903025204588102

半導体集積回路

発明者：
小川 一也

小川 一也 について


出願人/特許権者：
富士通マイクロエレクトロニクス株式会社

富士通マイクロエレクトロニクス株式会社 について


代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願2008-052769
公開番号（公開出願番号）：特開2009-212736
出願日： 2008年03月04日
公開日（公表日）： 2009年09月17日
要約：
【課題】ラッチ回路のデータ信号を強誘電体キャパシタに保持させる半導体集積回路において、強誘電体キャパシタのインプリント特性の劣化を防止すること。【解決手段】データ信号Dを保持する信号保持部12と、信号保持部12にスイッチTR1、TR2を介して電気的に接続された強誘電体キャパシタF1、F2とを備えたラッチ回路10を有し、所定の期間内のみスイッチスイッチTR1、TR2をオン状態にし、データ信号Dの電位に応じた残留分極量を強誘電体キャパシタF1、F2に保持させる半導体集積回路による。【選択図】図3
請求項（抜粋）：
データ信号を保持する信号保持部と、前記信号保持部にスイッチを介して電気的に接続された強誘電体キャパシタとを備えたラッチ回路を有し、 所定の期間内のみ前記スイッチをオン状態にし、前記データ信号の電位に応じた残留分極量を前記強誘電体キャパシタに保持させることを特徴とする半導体集積回路。
IPC (4件)：
H03K 3/356 ,  H03K 19/185 ,  H03K 3/037 ,  H03K 23/40
FI (4件)：
H03K3/356 Z ,  H03K19/185 ,  H03K3/037 Z ,  H03K23/40
Fターム (17件)：
5J034AB00 ,  5J034AB03 ,  5J034CB01 ,  5J034CB02 ,  5J034DB04 ,  5J034DB08 ,  5J043AA00 ,  5J043AA03 ,  5J043HH01 ,  5J043HH02 ,  5J043JJ04 ,  5J043JJ10 ,  5J043KK01 ,  5J043KK02 ,  5J043KK04 ,  5J043KK06 ,  5J043KK07
引用特許：
出願人引用 (3件) 審査官引用 (11件)
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引用文献：
審査官引用 (1件)

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