特許
J-GLOBAL ID：200903025524553145
半導体部材の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
山下 穣平
公報種別：公開公報
出願番号（国際出願番号）：特願2001-050670
公開番号（公開出願番号）：特開2001-291851
出願日： 1997年11月13日
公開日（公表日）： 2001年10月19日
要約：
【要約】【課題】 絶縁性基板等の基体上に結晶性に優れた単結晶半導体層を得るうえで、生産性等に優れ、フローパターンディフェクトやCOP(Crystal OriginatedParticles)の影響を受けない高品質な半導体部材を提供する。【解決手段】 シリコン基板11、シリコン基板上に配されたエピタキシャルシリコン層12、エピタキシャルシリコン層上に形成された酸化シリコン層13、シリコン基板あるいはエピタキシャルシリコン層の少なくともいずれか一方に形成されたイオン注入層14を有する第1の基体を用意する工程、酸化シリコン層表面をプラズマ処理する工程を含み、第1の基体と第2の基体15とを酸化シリコン層が内側に位置する多層構造体が得られるように貼り合わせる工程、及びイオン注入層において多層構造体を分離する分離工程、を有する。
請求項（抜粋）：
シリコン基板、該シリコン基板上に配されたエピタキシャルシリコン層、該エピタキシャルシリコン層上に形成された酸化シリコン層、該シリコン基板あるいは該エピタキシャルシリコン層の少なくともいずれか一方に形成されたイオン注入層を有する第1の基体を用意する工程、該酸化シリコン層表面をプラズマ処理する工程を含み、該第1の基体と第2の基体とを前記酸化シリコン層が内側に位置する多層構造体が得られるように貼り合わせる工程、及び前記イオン注入層において前記多層構造体を分離する分離工程、を有することを特徴とする半導体部材の製造方法。
IPC (4件)：
H01L 27/12
, C23C 14/48
, C23C 16/24
, H01L 21/02
H01L 27/12 B
, C23C 14/48 Z
, C23C 16/24
, H01L 21/02 B
