特許
J-GLOBAL ID：200903027228869822

情報処理システム

発明者：
金井 宏樹

金井 宏樹 について

, 
井上 靖雄

井上 靖雄 について

, 
高本 良史

高本 良史 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-297829
公開番号（公開出願番号）：特開平11-232171
出願日： 1998年10月20日
公開日（公表日）： 1999年08月27日
要約：
【要約】【課題】 プロセッサがメモリからのリード要求を行ってから応答するまでのアクセスレイテンシの低減を実現することにある。また、他の観点から見た本発明が解決しようとする課題は、アクセスレイテンシの増大による、システムバスの実効性能の低下を防止することにある。【解決課題】 プロセッサ1とバス100で接続され、メモリ2とバス101で接続されたメモリコントローラ2内にバッファメモリ8を設け、上記プロセッサからのメモリアクセスが行われる前に、過去にアクセスされたアドレスを基に次にアクセスされる可能性があるアドレスを予測し、そのアドレスから連続するアドレス領域に格納されている上記プロセッサのアクセス単位の2倍以上のデータサイズのデータを上記バッファメモリにプリフェッチする。【効果】 アクセスレイテンシを低減することができる。
請求項（抜粋）：
プロセッサと、メモリと、上記プロセッサと第1のバスで接続され、上記メモリと第2のバスで接続され、上記メモリを制御するメモリコントローラとを有する情報処理システムにおいて、上記メモリコントローラは、バッファメモリと、上記プロセッサからメモリアクセスが行われる前に、過去にアクセスされたアドレスを基に次にアクセスされる可能性があるアドレスを予測し、その予測したアドレスから連続するアドレス領域に格納されている上記プロセッサのアクセス単位の2倍以上のデータサイズのデータを上記バッファメモリにプリフェッチするよう制御する制御部とを有することを特徴とする情報処理システム。
IPC (3件)：
G06F 12/08 ,  G06F 9/38 310 ,  G06F 9/38 330
FI (4件)：
G06F 12/08 D ,  G06F 12/08 C ,  G06F 9/38 310 A ,  G06F 9/38 330 F
引用特許：
審査官引用 (21件)
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