特許
J-GLOBAL ID：200903027262147283
半導体装置およびその設計方法
発明者：
,
,
出願人/特許権者：
代理人 (2件)：
矢作 和行
, 野々部 泰平
公報種別：公開公報
出願番号（国際出願番号）：特願2007-060809
公開番号（公開出願番号）：特開2007-288158
出願日： 2007年03月09日
公開日（公表日）： 2007年11月01日
要約：
【課題】FS型IGBTとダイオードが一つの半導体基板に併設された小型でスナップバックの発生が抑制された半導体装置およびその設計方法を提供する。【解決手段】半導体基板4の主面から裏面近くに至る第1半導体層4aを、IGBTセル10iとダイオードセル10dのキャリアのドリフト層とし、裏面側に隣接して形成された第2半導体層5および第3半導体層6を、それぞれ、IGBTセル10iのコレクタ層およびダイオードセル10dの一方の電極接続層とし、第1半導体層4aと第2半導体層5および第3半導体層6との間に、第4半導体層7が形成されてなり、第1半導体層4aの抵抗率をρ1、厚さをL1、第4半導体層7の抵抗率をρ2、厚さをL2、第2半導体層5の基板面内における最小幅の1/2をW2としたとき、(ρ1 /ρ2)×(L1・L2 /W22)<1.6の関係にある半導体装置とする。【選択図】図1
請求項（抜粋）：
IGBTセルとダイオードセルが、一つの半導体基板に併設されてなる半導体装置であって、
前記半導体基板の主面から裏面近くに至る第1導電型の第1半導体層を、前記IGBTセルとダイオードセルのキャリアのドリフト層とし、
前記半導体基板の裏面側の表層部に隣接して形成された第2導電型の第2半導体層および第1導電型の第3半導体層を、それぞれ、前記IGBTセルのコレクタ層および前記ダイオードセルの一方の電極接続層とし、
前記第1半導体層と前記第2半導体層および第3半導体層との間に、第1導電型の第4半導体層が形成されてなり、
前記第1半導体層の抵抗率をρ1[Ωcm]、第1半導体層の厚さをL1[μm]とし、前記第4半導体層の抵抗率をρ2[Ωcm]、第4半導体層の厚さをL2[μm]とし、前記第2半導体層の基板面内における最小幅の1/2をW2[μm]としたとき、
(数1) (ρ1 /ρ2)×(L1・L2/W22)<1.6
の関係にあることを特徴とする半導体装置。
IPC (3件)：
H01L 29/739
, H01L 29/78
, H01L 27/04
H01L29/78 655D
, H01L29/78 655B
, H01L29/78 657D
出願人引用 (6件)
全件表示
審査官引用 (3件)
前のページに戻る
