特許
J-GLOBAL ID：200903027589667728
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
政木 良文
公報種別：公開公報
出願番号（国際出願番号）：特願2004-177501
公開番号（公開出願番号）：特開2006-004479
出願日： 2004年06月15日
公開日（公表日）： 2006年01月05日
要約：
【課題】 クロスポイントタイプのメモリセルアレイを有する半導体記憶装置において、3値以上の多値情報を記憶する可変抵抗素子からなる読み出し対象のメモリセルの抵抗値に依存して変化するリーク電流を低減し、読み出しマージンの向上を図る。【解決手段】 列選択線BLの夫々に、読出し選択時に所定の第1電圧を供給し、読出し非選択時に第1電圧と異なる第2電圧を供給する列読出し電圧供給回路12を備え、行選択線DLの夫々に、読出し時に第2電圧を供給する行読出し電圧供給回路11を備え、読出し時において、選択された行選択線DLを流れる電流を、非選択の行選択線DLを流れる電流と分離して検知して、選択されたメモリセルの電気抵抗状態を検知するセンス回路15を備え、読出し時において、少なくとも選択された行選択線DLに対して、供給した電圧レベルの変位を抑制する行電圧変位抑制回路31を備える。【選択図】 図1
請求項（抜粋）：
電気抵抗の変化により3値以上の多値情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続してなるメモリセルアレイを有する半導体記憶装置であって、
前記列選択線の夫々に、読出し選択時に所定の第1電圧を供給し、読出し非選択時に前記第1電圧と異なる第2電圧を供給する列読出し電圧供給回路を備え、
前記行選択線の夫々に、読出し時に前記第2電圧を供給する行読出し電圧供給回路を備え、
読出し時において、選択された前記行選択線を流れる電流を、非選択の前記行選択線を流れる電流と分離して検知して、選択された前記メモリセルの電気抵抗状態を検知するセンス回路を備え、
読出し時において、少なくとも選択された前記行選択線に対して、供給した電圧レベルの変位を抑制する行電圧変位抑制回路を備えていることを特徴とする半導体記憶装置。
IPC (1件)：
FI (1件)：
引用特許：
出願人引用 (1件)
審査官引用 (7件)
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