特許
J-GLOBAL ID：200903028386706163

不揮発性半導体記憶装置

発明者：
草壁 嘉彦

草壁 嘉彦 について

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大音 建一

大音 建一 について

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川崎 賢

川崎 賢 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2006-027010
公開番号（公開出願番号）：特開2007-207380
出願日： 2006年02月03日
公開日（公表日）： 2007年08月16日
要約：
【課題】不揮発性半導体記憶装置において正または負の高電圧が供給されるサブデコーダ回路(ワード線駆動回路)における寄生MOSによるリークを抑制する。【解決手段】ワード線それぞれに対応して設けられるサブデコーダ素子を同一導電型のMOSトランジスタ(N1、N2)で構成する。サブデコーダ素子を複数列に配置し、サブデコーダ素子が形成される活性領域(ARR)を、Y方向においてそのレイアウトを反転させかつ1サブデコーダ素子分X方向にずらせて配置する。Y方向において隣接するゲート電極間(TG0-TG3)においてともに高電圧が印加されないように、サブデコーダ素子の配置を調整する。また、サブデコーダ素子群がが形成されるウェル領域のウェル電圧(WELL)は、そのサブデコーダ素子のトランジスタのソース-基板間が、深い逆バイアス状態となるような電圧レベルに設定する。【選択図】図13
請求項（抜粋）：
行列状に配列される複数のメモリセルを有するメモリセルアレイ、 各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線、 各ワード線に対応して配置されるサブデコード素子を含み、ソース信号の組およびゲート信号の組に従ってワード線の電圧を設定するサブデコード回路、 アドレス信号に従って前記ソース信号を生成するブロックデコード回路、および アドレス信号に従って前記ゲート信号を生成するゲートデコード回路を備え、 前記サブデコード素子の各々は、 各々がゲート、ソースおよびドレインを有する同一導電型の第1および第2のトランジスタを備え、前記第1および第2のトランジスタのゲートにそれぞれ前記ゲートデコード回路からの第1および第2のゲート信号が与えられ、前記第1および第2のトランジスタのソースに、それぞれ、前記ブロックデコード回路からの第1および第2のソース信号が与えられ、前記第1および第2のトランジスタのドレインが共通に対応のワード線に結合され、さらに 前記サブデコード素子が形成される基板領域の電圧を、前記サブデコード素子のトランジスタのソース電位と別個に設定する基板電位設定回路を備える、不揮発性半導体記憶装置。
IPC (7件)：
G11C 16/06 ,  G11C 16/04 ,  H01L 21/824 ,  H01L 27/115 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 27/10
FI (5件)：
G11C17/00 633A ,  G11C17/00 622C ,  H01L27/10 434 ,  H01L29/78 371 ,  H01L27/10 481
Fターム (34件)：
5B125BA07 ,  5B125CA20 ,  5B125CA30 ,  5B125EA04 ,  5B125EA07 ,  5B125EB01 ,  5B125EB02 ,  5B125EC02 ,  5B125EC06 ,  5B125EC09 ,  5B125FA05 ,  5B125FA06 ,  5B125FA07 ,  5F083EP02 ,  5F083EP22 ,  5F083EP35 ,  5F083EP79 ,  5F083ER22 ,  5F083GA06 ,  5F083GA09 ,  5F083KA03 ,  5F083KA06 ,  5F083LA05 ,  5F083LA12 ,  5F083LA16 ,  5F083LA18 ,  5F101BA01 ,  5F101BB02 ,  5F101BD22 ,  5F101BD34 ,  5F101BE01 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07
引用特許：
出願人引用 (4件)
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審査官引用 (5件)
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