特許
J-GLOBAL ID：200903030087507515

半導体装置及びその製造方法

発明者：
岩井 盛家

岩井 盛家 について

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吉田 雅昭

吉田 雅昭 について

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中西 啓哲

中西 啓哲 について


出願人/特許権者：
株式会社リコー

株式会社リコー について


代理人 (1件)： 野口 繁雄
公報種別：公開公報
出願番号（国際出願番号）：特願2001-284764
公開番号（公開出願番号）：特開2003-092368
出願日： 2001年09月19日
公開日（公表日）： 2003年03月28日
要約：
【要約】【課題】 コントロールゲートに正負の両電圧を印加でき、かつ低電圧でのメモリ書換えができるようにする。【解決手段】 メモリ素子領域のフィールド酸化膜3上にコントロールゲート15が形成され、その表面に層間シリコン酸化膜17が形成されている。N型拡散層7と9の間のP基板1上にメモリ用ゲート酸化膜19が形成されている。層間シリコン酸化膜17上、フィールド酸化膜3上及びメモリ用ゲート酸化膜19上にわたってフローティングゲート21が形成されている。フィールド酸化膜3上でコントロールゲート15とフローティングゲート21のカップリング比を大きくとることができるので低電圧でのメモリ書換えができる。さらに、コントロールゲート15はポリシリコン膜によって形成されているので、コントロールゲート15に正負の両電圧を印加することができる。
請求項（抜粋）：
第1導電型の半導体基板上に形成された第1の絶縁膜と、前記半導体基板の前記第1の絶縁膜に隣接する領域の表面側に、互いに間隔をもって形成された第2導電型の2つの拡散領域と、前記2つの拡散領域間を含む前記半導体基板上に前記2つの拡散領域上に一部重複して形成されたメモリ用ゲート酸化膜と、前記第1の絶縁膜上に形成されたポリシリコン膜からなるコントロールゲートと、前記第1の絶縁膜上及び前記メモリ用ゲート酸化膜上にわたって形成されたポリシリコン膜からなり、前記第1の絶縁膜上では前記コントロールゲートの上層又は下層に、第2の絶縁膜を介して重複して配置されたフローティングゲートとにより構成される不揮発性メモリを備えたことを特徴とする半導体装置。
IPC (4件)：
H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
Fターム (29件)：
5F083EP08 ,  5F083EP13 ,  5F083EP22 ,  5F083EP32 ,  5F083EP42 ,  5F083EP47 ,  5F083EP55 ,  5F083ER03 ,  5F083ER14 ,  5F083ER22 ,  5F083ER29 ,  5F083GA22 ,  5F083JA04 ,  5F083JA32 ,  5F083PR12 ,  5F083PR36 ,  5F083PR39 ,  5F101BA05 ,  5F101BA07 ,  5F101BA24 ,  5F101BA34 ,  5F101BB02 ,  5F101BC01 ,  5F101BD02 ,  5F101BD14 ,  5F101BE05 ,  5F101BE07 ,  5F101BH03 ,  5F101BH04
引用特許：
出願人引用 (10件)
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審査官引用 (10件)
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