効率的トランジスタ構造

発明者：
出願人/特許権者：
代理人 (1件)：龍華明裕
公報種別：公開公報
出願番号（国際出願番号）：特願2004-238034
公開番号（公開出願番号）：特開2005-236252
出願日： 2004年08月18日
公開日（公表日）： 2005年09月02日
要約：

【課題】ボディ・コンタクトのための面積の低減。【解決手段】集積回路が、第1ソース54と第1ドレイン56とを備える。第1ゲート58が、第1ソース54と第1ドレイン56との間に配置される。第1ボディ66が、第1ソース54の内部に配置され、第1ソース54によって囲まれる。あるいは集積回路が、第1ソース54と第1ドレイン56とを備えている。第1ゲート58が、第1ソース54と第1ドレイン56との間に配置されている。第1ボディ66が、第1ソース54の内部に配置され、第1ソース54によって囲まれている。第2ゲート58が、第1ソース54と第2ドレイン56との間に配置されている。第1ソース54がソース・コンタクトを含んでいる。ソース・コンタクト付近での第1および第2ゲート58の配置が、ソース・コンタクト付近でない領域での配置よりも離れている。【選択図】図5

請求項（抜粋）：

第1ソースと、第1ドレインと、前記第1ソースと前記第1ドレインとの間に配置される第1ゲートと、前記第1ソースの内部に配置され、第1ソースによって囲まれる第1ボディとを備える集積回路。

IPC (3件)：

H01L21/8234 , H01L27/088 , H01L29/78

FI (2件)：

H01L27/08 102D , H01L29/78 301S

Fターム (17件)：

5F048AA01 , 5F048AC01 , 5F048BB01 , 5F048BC01 , 5F048BE09 , 5F048BF16 , 5F048BF18 , 5F140AA39 , 5F140AB01 , 5F140AC10 , 5F140BA01 , 5F140BH02 , 5F140BH05 , 5F140BH30 , 5F140BH41 , 5F140BH42 , 5F140BH43

引用特許：

審査官引用 (10件)

特開昭60-076160
特開平1-207976
“スナップ・バック”から保護されたDMOSトランジスタ
公報種別：公開公報出願番号：特願平9-302642 出願人：エスジーエス-ソムソン・ミクロエレクトロニクス・エス・アール・エル

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