特許
J-GLOBAL ID：200903036027667856

容量素子

発明者：
村上 秀明

村上 秀明 について


出願人/特許権者：
株式会社リコー

株式会社リコー について


代理人 (1件)： 野口 繁雄
公報種別：公開公報
出願番号（国際出願番号）：特願2003-423742
公開番号（公開出願番号）：特開2005-183739
出願日： 2003年12月19日
公開日（公表日）： 2005年07月07日
要約：
【課題】単位面積当たりの容量を大きくして容量素子形成領域が占める面積を低減する。【解決手段】容量素子は、櫛形状に配列された複数の第1配線1aをもつ第1電極3aと、第1配線1aと同じ平面で第1配線1a間に配置されて櫛形状に配列された複数の第2配線1bをもつ第2電極3bからなる電極組4と、電極組4と同様の構成で電極組4上に形成された、複数の第1配線5aをもつ第1電極7aと複数の第2配線5bをもつ第2電極7bからなる電極組9と、電極組4,9と同様の構成で電極組9上に形成された、複数の第1配線13aをもつ第1電極15aと複数の第2配線13bをもつ第2電極15bからなる電極組17を容量素子形成領域に備え、上下層の第1電極3a,7a,15aはスルーホール11a,19aを介して電気的に接続され、上下層の第2電極3b,7b,15bはスルーホール11b,19bを介して電気的に接続されている。【選択図】図1
請求項（抜粋）：
櫛形状に配列された複数の第1配線をもつ第1電極と、前記第1配線と同じ平面で前記第1配線間に配置されて櫛形状に配列された複数の第2配線をもつ第2電極からなる電極組を容量素子形成領域に2層以上備え、上下層の前記第1電極は電気的に接続され、上下層の前記第2電極は電気的に接続されている容量素子。
IPC (2件)：
H01L21/822 ,  H01L27/04
FI (2件)：
H01L27/04 C ,  H01L27/04 D
Fターム (4件)：
5F038AC05 ,  5F038AC17 ,  5F038CD13 ,  5F038EZ20
引用特許：
出願人引用 (1件)
  • 特開昭63-308365号公報
審査官引用 (7件)
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