特許
J-GLOBAL ID：200903037730931073
自己整合クロスポイントメモリアレイの製造方法
発明者：
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出願人/特許権者：
代理人 (3件)：
山本 秀策
, 安村 高明
, 大塩 竹志
公報種別：公開公報
出願番号（国際出願番号）：特願2003-283239
公開番号（公開出願番号）：特開2004-128486
出願日： 2003年07月30日
公開日（公表日）： 2004年04月22日
要約：
【課題】 底部電極に対して自己整合された、分離PCMOセルピラーを有する高密度クロスポイント抵抗体メモリアレイを提供すること。【解決手段】 本発明による自己整合クロスポイントメモリアレイの製造方法は、深いN+領域を形成する工程と、N+領域上に浅いP+領域を形成して、P+/N接合を形成する工程と、P+領域上に障壁金属層を堆積する工程と、障壁金属層上に底部電極層を堆積する工程と、底部電極層上に犠牲層を堆積する工程と、上記工程によって得られた構造体をパターニングし、エッチングして、犠牲層、底部電極層、障壁金属層、P+領域およびN+領域の一部を取り除いて、トレンチを形成する工程と、酸化物を堆積して、トレンチを充填する工程と、犠牲層をパターニングし、エッチングする工程と、底部電極層の残りの部分と自己整合されたPCMO層を堆積する工程とを包含する。【選択図】 なし
請求項（抜粋）：
(a)任意のサポート電子部品構造体を形成する工程を含む、基板を準備する工程と、
(b)該基板上にp-ウェル領域を形成する工程と、
(c)イオンを注入して、深いN+領域を形成する工程と、
(d)イオンを注入して、該N+領域上に浅いP+領域を形成して、P+/N接合を形成する工程と、
(e)該P+領域上に障壁金属層を堆積する工程と、
(f)該障壁金属層上に底部電極層を堆積する工程と、
(g)該底部電極層上に犠牲層を堆積する工程と、
(h)上記工程(a)から(g)によって得られた構造体をパターニングし、エッチングして、該犠牲層、該底部電極層、該障壁金属層、該P+領域および該N+領域の一部を取り除いて、トレンチを形成する工程と、
(i)酸化物を堆積して、該トレンチを充填する工程と、
(j)該犠牲層をパターニングし、エッチングする工程と、
(k)該底部電極層の残りの部分と自己整合されたPCMO層を堆積する工程と、
(l)上部電極層を堆積する工程と、
(m)該上部電極層をパターニングし、エッチングする工程と、
(n)メモリアレイ構造体を完成させる工程と
を包含する、自己整合クロスポイントメモリアレイの製造方法。
IPC (1件)：
FI (1件)：
Fターム (10件)：
5F083FZ10
, 5F083GA05
, 5F083GA09
, 5F083GA27
, 5F083JA38
, 5F083JA40
, 5F083JA45
, 5F083PR29
, 5F083PR36
, 5F083PR40
出願人引用 (7件)
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審査官引用 (6件)
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