特許
J-GLOBAL ID：200903081724006073
1T1R型抵抗メモリアレイを製造する方法
発明者：
,
出願人/特許権者：
代理人 (3件)：
山本 秀策
, 安村 高明
, 大塩 竹志
公報種別：公開公報
出願番号（国際出願番号）：特願2003-167121
公開番号（公開出願番号）：特開2004-119958
出願日： 2003年06月11日
公開日（公表日）： 2004年04月15日
要約：
【課題】1T1R型抵抗メモリアレイを形成する方法が提供すること【解決手段】1T1R型抵抗メモリアレイ構造を半導体基板上に形成する方法は、a)ゲート誘電体の上に重なるポリサイド/酸化物/窒化物ゲートスタックを該半導体基板上に形成する工程と、b)該ゲートスタックに隣接するソースおよびドレイン領域を生成する工程と、c)サリサイド化処理を行って、露出しているソースおよびドレイン領域の上にケイ化物を形成する工程とd)該ゲートスタックに沿って、窒化物サイドウォールを形成する工程と、e)シリコン酸化物絶縁層を堆積し、該ゲートスタックと同じレベルになるように平板化する工程と、f)該ドレイン領域と接続するビットコンタクトをパターニングし、エッチングする工程と、g)底部電極を堆積して平板化する工程と、h)抵抗メモリ材料の層を堆積する工程と、i)該抵抗メモリ材料の層の上に上部電極を形成する工程とを包含する。【選択図】 図2
請求項（抜粋）：
1T1R型抵抗メモリアレイ構造を半導体基板上に形成する方法であって、
a)ゲート誘電体の上に重なるポリサイド/酸化物/窒化物ゲートスタックを該半導体基板上に形成する工程と、
b)該ゲートスタックに隣接するソースおよびドレイン領域を生成する工程と、
c)サリサイド化処理を行って、露出しているソースおよびドレイン領域の上にケイ化物を形成する工程と
d)該ゲートスタックに沿って、窒化物サイドウォールを形成する工程と、
e)シリコン酸化物絶縁層を堆積し、該ゲートスタックと同じレベルになるように平板化する工程と、
f)該ドレイン領域と接続するビットコンタクトをパターニングし、エッチングする工程と、
g)底部電極を堆積し、平板化する工程と、
h)抵抗メモリ材料の層を堆積する工程と、
i)該抵抗メモリ材料の層の上に上部電極を形成する工程と
を包含する、方法。
IPC (4件)：
H01L27/10
, H01L27/105
, H01L39/00
, H01L43/08
H01L27/10 451
, H01L39/00 Z
, H01L43/08 Z
, H01L27/10 447
4M113AC01
, 4M113AD22
, 4M113AD63
, 4M113AD67
, 4M113AD68
, 4M113CA31
, 5F083CR15
, 5F083JA02
, 5F083JA19
, 5F083JA38
, 5F083JA40
, 5F083JA60
, 5F083NA01
