特許
J-GLOBAL ID：200903037966405550
同期式半導体記憶装置、及びその入力情報のラッチ制御方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
山中 郁生 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-266889
公開番号（公開出願番号）：特開2002-074953
出願日： 2000年09月04日
公開日（公表日）： 2002年03月15日
要約：
【要約】【課題】 入力バッファの高速応答性を損なうことなく必要な動作サイクルでのみ入力バッファ回路を活性化させ、低消費電流化をも実現することができる同期型半導体記憶装置を提供すること。【解決手段】 /CS、/RAS、/CAS、/WE等の制御信号(Control)の組合せがアクティブコマンド(ACTV)、リードコマンド(READ、READA)、ライトコマンド(WRITE、WRITEA)、モードレジスタコマンド(MRS)、プリチャージコマンド(PRE)等のアドレスピンからの入力が必要なコマンドサイクルにのみ動的にラッチ動作を行わせるため、iCLK信号の立上がりエッジにiRAS信号がローレベルの場合(図7)、あるいはiCLK信号の立上がりエッジにiRASあるいはiCAS信号がローレベルの場合に(図9)、ラッチ信号aCLKを出力してアドレスAdd等をラッチする。
請求項（抜粋）：
同期信号を入力する第1入力回路と、制御信号を入力する1以上の第2入力回路と、個々のメモリセルにアクセスするために必要なアドレス、データ等の入力情報を入力する複数の第3入力回路とを備える同期式半導体記憶装置において、前記第1入力回路の出力信号と、前記1以上の第2入力回路のうち少なくとも何れか1の第2入力回路の出力信号とを入力信号とする論理回路と、前記第3入力回路の出力信号を、前記論理回路の出力信号に応じてラッチする第1ラッチ回路とを備えることを特徴とする同期式半導体記憶装置。
IPC (4件)：
G11C 11/407
, G11C 11/409
, G11C 16/02
, G11C 16/06
G11C 11/34 362 S
, G11C 11/34 354 C
, G11C 11/34 354 P
, G11C 17/00 613
, G11C 17/00 631
, G11C 17/00 636 A
5B024AA01
, 5B024AA15
, 5B024BA21
, 5B024BA29
, 5B024CA11
, 5B024CA15
, 5B025AD01
, 5B025AD04
, 5B025AD15
, 5B025AE05
, 5B025AE06
