特許
J-GLOBAL ID：200903048080829572
同期型半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-337799
公開番号（公開出願番号）：特開2000-163965
出願日： 1998年11月27日
公開日（公表日）： 2000年06月16日
要約：
【要約】【課題】 システムの動作モードに合わせて、書込み動作時のレイテンシを変更可能な同期型半導体記憶装置を提供する。【解決手段】 同期型半導体記憶装置1000は、書込み動作時に、シングルデータレートSDRAM動作モードでは、外部クロック信号に同期して生成されたライトクロックWCLKをシフトさせずに生成した列選択信号によりメモリセル列の選択を行う。ダブルデータレートSDRAM動作モードでは、外部クロック信号に同期して生成されたライトクロックWCLKを選択されたクロック分だけシフトして生成した列選択信号によりメモリセル列の選択を行う。
請求項（抜粋）：
外部クロック信号に同期して、アドレス信号および制御信号を取りこむ同期型半導体記憶装置であって、行列状に配置される複数のメモリセルを有するメモリセルアレイと、前記外部クロック信号に同期し、かつ前記外部クロック信号よりも周波数の高い第1の内部クロック信号を出力する第1の内部同期信号発生回路と、前記外部クロック信号に同期した第2の内部クロック信号を出力する第2の内部同期信号発生回路と、前記第2の内部クロック信号に同期して、前記アドレス信号および制御信号を取りこむ制御信号入力回路と、前記アドレス信号に応じてメモリセルを選択するメモリセル選択回路と、前記メモリセルへの書込みデータが与えられる複数のデータ入出力ノードと、前記メモリセル選択回路により選択されたメモリセルと前記データ入出力ノードとの間に設けられ、前記書込みデータを授受するインターフェース回路とを備え、前記インターフェース回路は、第1の動作モードにおいては、前記第2の内部クロック信号に同期して、前記複数のデータ入出力ノードの各々から前記書込みデータの取りこみを行い、第2の動作モードにおいては、前記第1の内部クロック信号に同期して、前記複数のデータ入出力ノードの各々から前記書込みデータの取りこみを行うデータ入出力回路を含み、選択されたメモリセル列に前記書込みデータ選択的に与えるゲート回路と、前記第1の動作モードであるか前記第2の動作モードであるかに応じて、前記制御信号により書込み動作が指示されてから前記ゲート回路を活性化するまでのタイミングを可変とする書込みタイミング制御回路とをさらに備える、同期型半導体記憶装置。
FI (2件)：
G11C 11/34 362 S
, G11C 11/34 354 C
5B024AA07
, 5B024AA09
, 5B024AA15
, 5B024BA15
, 5B024BA21
, 5B024BA23
, 5B024BA25
, 5B024CA11
, 5B024CA16
, 5B024CA27
