特許
J-GLOBAL ID：200903039754735499

メモリ制御装置

発明者：
秋月 麻水子

秋月 麻水子 について

, 
青木 透

青木 透 について

, 
上田 泰志

上田 泰志 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (2件)： 板垣 孝夫 ,  森本 義弘
公報種別：公開公報
出願番号（国際出願番号）：特願2004-017735
公開番号（公開出願番号）：特開2004-252960
出願日： 2004年01月27日
公開日（公表日）： 2004年09月09日
要約：
【課題】 SDRAMの同一のバンクに連続してアクセスすることを防止し処理時間を向上させたメモリ制御装置を提供することを目的とする。 【解決手段】 本発明のメモリ制御装置105は、複数のバンクを有しバンク分割モードにより連続してアクセスすることが可能なメモリを制御するメモリ制御装置であって、メモリ制御装置105を介してSDRAM808にアクセスするブロック804,805,806からのメモリアクセス要求を前記SDRAM808の異なるバンクに連続してアクセスするよう、前記複数のブロックの優先順位を制御するよう構成したものである。【選択図】 図1
請求項（抜粋）：
複数のバンクを有するメモリを制御するメモリ制御装置において、 複数のブロックからの前記メモリにアクセスするためのメモリアクセス要求の調停を行う調停回路と、 前記調停回路からの制御信号に基づき前記メモリへのメモリコマンドを生成するコマンド生成ブロックと、 前記調停回路によってアクセスを許可されたブロックからのメモリアドレスを受け取り、前記メモリに出力するアドレス生成ブロックと、 前記調停回路によってアクセスを許可された前記ブロックからの書き込みデータまたは前記メモリからの読み出しデータをラッチして、アクセスを許可された前記ブロックと前記メモリ間のデータの受け渡しを行うデータラッチブロックとを備え、 前記調停回路が直前にメモリアクセスを許可したバンクとは異なるバンクにアクセスするように前記複数のブロックのメモリアクセスの優先順位を変更することを特徴とするメモリ制御装置。
IPC (2件)：
G06F12/06 ,  G06F12/00
FI (2件)：
G06F12/06 550A ,  G06F12/00 571B
Fターム (2件)：
5B060CA15 ,  5B060CD14
引用特許：
出願人引用 (1件) 審査官引用 (7件)
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