特許
J-GLOBAL ID：200903043105214690

半導体装置及び半導体装置の製造方法

発明者：
國井 徹郎

國井 徹郎 について

, 
山本 佳嗣

山本 佳嗣 について

, 
天清 宗山

天清 宗山 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (3件)： 高田 守 ,  高橋 英樹 ,  大塚 環
公報種別：公開公報
出願番号（国際出願番号）：特願2005-355211
公開番号（公開出願番号）：特開2007-158256
出願日： 2005年12月08日
公開日（公表日）： 2007年06月21日
要約：
【課題】ゲート・ソース間容量の増大を抑えつつ、ゲート・ドレイン電極間の容量低減を図る。【解決手段】リセスを有する基板と、基板のリセスに形成されたゲート電極と、ゲート電極を挟んで配置されたソース電極と、ドレイン電極とを備える半導体装置において、少なくとも、ゲート電極表面およびリセス内のゲート電極形成部分以外の部分を覆う絶縁膜を形成、この絶縁膜上の、ゲート電極とシールド電極との間の部分に、ソース電極に接続されたシールド電極を形成する。【選択図】図1
請求項（抜粋）：
リセスを有する基板と、 前記基板のリセスに形成されたゲート電極と、 前記ゲート電極を挟んで配置されたソース電極と、ドレイン電極と、 少なくとも、前記ゲート電極表面および前記リセス内のゲート電極形成部分以外の部分に形成された絶縁膜と、 前記絶縁膜上の、前記ゲート電極と前記ドレイン電極との間の部分に形成され、かつ前記ソース電極に接続されたシールド電極と、 を備えることを特徴とする半導体装置。
IPC (2件)：
H01L 29/812 ,  H01L 21/338
FI (2件)：
H01L29/80 B ,  H01L29/80 P
Fターム (18件)：
5F102FA08 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GN05 ,  5F102GR11 ,  5F102GS01 ,  5F102GS04 ,  5F102GT01 ,  5F102GT06 ,  5F102GV01 ,  5F102GV05 ,  5F102HC01 ,  5F102HC11 ,  5F102HC15 ,  5F102HC19 ,  5F102HC30
引用特許：
出願人引用 (6件)
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審査官引用 (4件)
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