特許
J-GLOBAL ID：200903044133149786
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平8-016400
公開番号（公開出願番号）：特開平9-213955
出願日： 1996年02月01日
公開日（公表日）： 1997年08月15日
要約：
【要約】【課題】接合リーク電流を増大させることなく、電極の抵抗を低減する。【解決手段】選択エッチングが可能な二種の絶縁膜でゲート側壁スペーサを形成し、後に導電膜が形成される拡散層及びゲート電極のシリコン表面をドライエッチングのプラズマ雰囲気に曝さないようにする。
請求項（抜粋）：
MOS型トランジスタを有する半導体集積回路において、ゲート側壁スペーサの形成時に拡散層領域及びゲート電極のシリコンをドライエッチングのプラズマ雰囲気に曝さず、その後、前記シリコン上に導電膜を形成することを特徴とする半導体装置の製造方法。
IPC (2件)：
FI (2件)：
H01L 29/78 301 G
, H01L 21/28 K
