特許
J-GLOBAL ID：200903044611930006
半導体メモリ素子の製造方法
発明者：
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出願人/特許権者：
代理人 (4件)：
志賀 正武
, 渡邊 隆
, 村山 靖彦
, 実広 信哉
公報種別：公開公報
出願番号（国際出願番号）：特願2005-185533
公開番号（公開出願番号）：特開2006-013516
出願日： 2005年06月24日
公開日（公表日）： 2006年01月12日
要約：
【課題】 炭素含有膜を下部モールド層として利用して、シリンダー型のキャパシタ下部電極を形成する半導体メモリ素子の製造方法を提供する。【解決手段】 半導体基板上に炭素含有膜を形成し、炭素含有膜上に、炭素含有膜の上面を一部露出させる第1ホールを限定する絶縁膜パターンを形成し、炭素含有膜の露出された部分をドライエッチングして、ストレージノードホールを限定する炭素含有膜パターンを形成し、ストレージノードホール内に下部電極を形成し、ストレージノードホール内に下部電極を覆う誘電膜を形成し、ストレージノードホール内に誘電膜を覆う上部電極を形成する半導体メモリ素子の製造方法。下部モールド層の形成のための炭素含有膜のドライエッチング時、炭素含有膜の等方性エッチング特性を利用して、上部より下部でさらに大きい外径サイズを持つストレージノードホールを形成できる。【選択図】 図1H
請求項（抜粋）：
導電領域を持つ半導体基板上に炭素含有膜を形成する工程と、
前記炭素含有膜上に、前記炭素含有膜の上面を一部露出させる第1ホールを限定する絶縁膜パターンを形成する工程と、
前記第1ホールを通じて露出された炭素含有膜をドライエッチングして、前記導電領域を露出させる第2ホールを限定する炭素含有膜パターンを形成する工程と、
前記第1ホール及び第2ホール内にシリンダー型のキャパシタ下部電極を形成する工程と、
前記絶縁膜パターンをウェットエッチングによって除去する工程と、
前記炭素含有膜パターンを除去する工程と、を含むことを特徴とする半導体メモリ素子の製造方法。
IPC (2件)：
H01L 21/824
, H01L 27/108
5F083AD24
, 5F083AD49
, 5F083JA38
, 5F083JA40
, 5F083JA56
, 5F083PR03
, 5F083PR05
, 5F083PR21
, 5F083PR23
, 5F083PR33
, 5F083PR40
出願人引用 (1件)
審査官引用 (7件)
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