特許
J-GLOBAL ID：200903044870855756

電子デバイスの製造方法

発明者：
小倉 輝

小倉 輝 について

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原田 深志

原田 深志 について

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大島 正志

大島 正志 について

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福田 真治

福田 真治 について

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川畑 辰郎

川畑 辰郎 について

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温井 健司

温井 健司 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2006-184884
公開番号（公開出願番号）：特開2007-053344
出願日： 2006年07月04日
公開日（公表日）： 2007年03月01日
要約：
【課題】燐のイオン注入後のアッシング工程に起因するSi掘られ欠陥の発生を抑制する新規で有用な電子デバイスの製造方法を提供する。【解決手段】レジストをマスクとしてSi或いはSiGeからなる半導体領域に5×1015cm-2のドーズ量の燐をイオン注入する工程と、次いで、減圧雰囲気中で加熱しつつレジストをアッシング処理する工程と、次いで、アッシング処理した基板を大気中に取り出す際の基板の温度を130°C以下にする工程、あるいは減圧雰囲気中で燐を注入した領域の表面を覆う保護膜を形成する工程と、を含む。【選択図】図7
請求項（抜粋）：
レジストをマスクとしてSi或いはSiGeからなる半導体領域に燐をイオン注入する工程と、 次いで、減圧雰囲気中で加熱しつつ前記レジストをアッシング処理する工程と、 次いで、前記アッシング処理され、その温度が130°C以下の基板を大気中に取り出す工程と、を含む電子デバイスの製造方法。
IPC (1件)：
H01L 21/306
FI (1件)：
H01L21/302 104H
Fターム (14件)：
5F004AA06 ,  5F004BA16 ,  5F004BA20 ,  5F004BB26 ,  5F004BC05 ,  5F004BD01 ,  5F004CA04 ,  5F004DA01 ,  5F004DA24 ,  5F004DA25 ,  5F004DA26 ,  5F004DB26 ,  5F004EB02 ,  5F004FA02
引用特許：
出願人引用 (4件)
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審査官引用 (6件)
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