特許
J-GLOBAL ID：200903044915008120
電子デバイスの製造方法、電子デバイス及び圧電デバイス
発明者：
,
,
,
,
,
出願人/特許権者：
代理人 (4件)：
長谷川 芳樹
, 寺崎 史朗
, 青木 博昭
, 三上 敬史
公報種別：公開公報
出願番号（国際出願番号）：特願2004-258957
公開番号（公開出願番号）：特開2006-073964
出願日： 2004年09月06日
公開日（公表日）： 2006年03月16日
要約：
【課題】 基板の除去の際に第三薄膜に対する不具合が起こり難くなる電子デバイスの製造方法及びこれにより製造された電子デバイス及び圧電デバイスを提供する。【解決手段】 第一工程では、被成膜面10aの一部12を覆うように基板10を保持しこの被成膜面10a上に第一薄膜20を成膜する。第二工程では、被成膜面の一部12を覆わないように、第一薄膜20が成膜された基板10を保持し、被成膜面の一部12の上及び第一薄膜20の上にさらに第二薄膜40を成膜する。第三工程では、第二薄膜40の上に第三薄膜52,50を成膜し、積層体70を得る。第四工程では、エッチャント又は液体を含む研磨剤を用いて基板10を積層体70から除去する。そして、第二薄膜40のエッチング速度又は溶解速度は、第三薄膜52,50のエッチング速度又は溶解速度よりも低い。【選択図】 図6
請求項（抜粋）：
被成膜面の一部を覆うように基板を保持し、前記被成膜面上に第一薄膜を成膜する第一工程と、
前記被成膜面の一部を覆わないように、前記第一薄膜が成膜された基板を保持し、前記被成膜面の一部の上及び前記第一薄膜の上にさらに、第二薄膜を成膜する第二工程と、
前記第二薄膜の上に第三薄膜を成膜し、前記基板、前記第一薄膜、前記第二薄膜及び第三薄膜を有する積層体を得る第三工程と、
エッチャントを用いて前記基板をエッチングすることにより前記積層体から前記基板を除去する第四工程と、を備え、
前記第二薄膜の前記エッチャントによるエッチング速度は、前記第三薄膜の前記エッチャントによるエッチング速度よりも低い、電子デバイスの製造方法。
IPC (5件)：
H01L 41/22
, C23C 14/34
, H01L 41/08
, H01L 41/18
, H01L 41/09
H01L41/22 Z
, C23C14/34 N
, H01L41/08 D
, H01L41/18 101Z
, H01L41/08 J
, H01L41/08 L
4K029BA13
, 4K029BA43
, 4K029BA49
, 4K029BA50
, 4K029BB02
, 4K029BB09
, 4K029BC00
, 4K029CA05
, 4K029EA03
, 4K029EA08
出願人引用 (5件)
全件表示
審査官引用 (1件)
前のページに戻る
