SOI構造の半導体装置及びその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：大西健治
公報種別：公開公報
出願番号（国際出願番号）：特願平11-117447
公開番号（公開出願番号）：特開2000-306994
出願日： 1999年04月26日
公開日（公表日）： 2000年11月02日
要約：

【要約】【課題】 SOI層とLOCOS酸化膜との境界部に形成される寄生MOSトランジスタによる電流特性の悪影響を除去する。【解決手段】シリコン基板1と、このシリコン基板1上に形成された絶縁用酸化膜2と、この絶縁用酸化膜2上に形成されたシリコン層3からなるSOI層と、絶縁用酸化膜2上に形成され、SOI層3を絶縁するためこのSOI層3と接触して形成されたLOCOS酸化膜4と、SOI層3上に形成されたゲート絶縁膜5と、このゲート絶縁膜5上に形成されたゲート電極6を有するSOI構造の半導体装置において、SOI層3のLOCOS酸化膜4と接触する部分の断面形状は略三角形状に食い込んだ形に形成されており、この三角形を構成するSOI層3の厚さ方向垂線と、SOI層3と前記絶縁用酸化膜2と境界との比が4:1またはそれ以下に形成されている。

請求項（抜粋）：

シリコン基板と、このシリコン基板上に形成された絶縁用酸化膜と、この絶縁用酸化膜上に形成されたシリコン層からなるSOI層と、前記絶縁用酸化膜上に形成され、前記SOI層を絶縁するためこのSOI層と接触して形成されたLOCOS酸化膜と、前記SOI層上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極を有するSOI構造の半導体装置において、前記SOI層の前記LOCOS酸化膜と接触する部分の断面形状は略三角形状に食い込んで形成されており、この三角形を構成する前記SOI層の厚さ方向垂線と、前記SOI層と前記絶縁用酸化膜との境界との比が4:1またはそれ以下に形成されたSOI構造の半導体記憶装置。

IPC (4件)：

H01L 21/762 , H01L 21/316 , H01L 27/12 , H01L 29/786

FI (4件)：

H01L 21/76 D , H01L 27/12 F , H01L 21/94 A , H01L 29/78 621

Fターム (29件)：

4M108AA09 , 4M108AA11 , 4M108AB04 , 4M108AB09 , 4M108AB36 , 4M108AC39 , 4M108AC42 , 4M108AD13 , 5F032AA07 , 5F032AC01 , 5F032CA17 , 5F032DA23 , 5F032DA25 , 5F032DA43 , 5F032DA53 , 5F032DA60 , 5F032DA77 , 5F110AA08 , 5F110AA16 , 5F110DD05 , 5F110DD25 , 5F110EE09 , 5F110FF02 , 5F110GG02 , 5F110GG12 , 5F110GG25 , 5F110GG52 , 5F110NN66 , 5F110QQ04

引用特許：

審査官引用 (8件)

SOI構造を有する半導体装置の製造方法
公報種別：公開公報出願番号：特願平6-292697 出願人：三菱電機株式会社
半導体装置の製造方法
公報種別：公開公報出願番号：特願平7-072666 出願人：株式会社東芝
半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平8-113854 出願人：三菱電機株式会社

全件表示

前のページに戻る