半導体装置およびその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2003-183153
公開番号（公開出願番号）：特開2005-019734
出願日： 2003年06月26日
公開日（公表日）： 2005年01月20日
要約：

【課題】製造工程数を増加することなくトレンチゲート型パワーMISFETの高耐圧化を実現する。【解決手段】同一の不純物イオン導入工程にて、ゲート配線領域GLAでp-型半導体領域10およびp-型フィールドリミッティングリング11をゲート引き出し電極8の形成された溝5と接するように一括して、形成する。その際、ゲート引き出し電極8のうち溝5の外部に配置された部分の幅をCHSPとし、n-型単結晶シリコン層1Bの抵抗率をρ(Ω・cm)とすると、CHSP≦3.80+0.148ρとなるようにそのCHSPを設定する。【選択図】図9

請求項（抜粋）：

主面および裏面を有し、第1領域、第2領域および第3領域を含み、前記主面に第1導電型の第1半導体層が形成された半導体基板と、前記第1領域内の前記第1半導体層上に形成され、前記第1導電型とは逆の第2導電型の第2半導体層と、前記第1領域の前記半導体基板の主面から前記第2半導体層を貫通する複数の第1溝部と、前記第1溝部内に形成された第1絶縁膜と、前記第1絶縁膜上に形成された第1導電体と、前記第1溝部に隣接して前記第2半導体層内に形成され、前記第1導電型を有する第3半導体層と、前記第2領域に形成された第2溝部と、前記第2溝部内に形成された第2絶縁膜と、前記第2絶縁膜上に形成され、前記第1導電体と電気的に接続する第2導電体と、前記第3領域内の前記第1半導体層上に形成され、前記第2導電型の複数の第4半導体層とを有する半導体装置であって、前記第2溝部は、前記第2半導体層および前記第4半導体層に接し、前記第2半導体層および前記第4半導体層は、第1不純物濃度および第1深さを有することを特徴とする半導体装置。

IPC (2件)：

H01L29/78 , H01L21/336

FI (4件)：

H01L29/78 652M , H01L29/78 652P , H01L29/78 653A , H01L29/78 658F

引用特許：

審査官引用 (6件)

縦型MOSトランジスタおよびその製造方法
公報種別：公開公報出願番号：特願平4-303981 出願人：シャープ株式会社
半導体装置
公報種別：公開公報出願番号：特願平9-269202 出願人：日本電気株式会社
半導体装置
公報種別：公開公報出願番号：特願平9-017969 出願人：株式会社日立製作所, 日立東部セミコンダクタ株式会社, 株式会社日立超エル・エス・アイ・システムズ

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