特許
J-GLOBAL ID：200903048344674840

半導体集積回路装置およびその製造方法

発明者：
小林 孝

小林 孝 について

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後藤 康

後藤 康 について

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久禮 得男

久禮 得男 について

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倉田 英明

倉田 英明 について

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久米 均

久米 均 について

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木村 勝高

木村 勝高 について

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佐伯 俊一

佐伯 俊一 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について

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日立デバイスエンジニアリング株式会社

日立デバイスエンジニアリング株式会社 について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平11-257990
公開番号（公開出願番号）：特開2001-085541
出願日： 1999年09月10日
公開日（公表日）： 2001年03月30日
要約：
【要約】【課題】 第3ゲートを有する半導体集積回路装置において、微細化と動作速度向上を図るとともに繰り返し書き換え後の高信頼化を図る。【解決手段】 第1導電型のウェル201に形成された第2導電型のソース/ドレイン拡散層領域205と、半導体基板200上に絶縁膜202を介して形成された浮遊ゲート203bと、浮遊ゲート203b上に窒素を導入したシリコン酸化膜210aを介して形成された制御ゲート211aと、前記半導体基板、浮遊ゲート、制御ゲートと絶縁膜を介して形成され、浮遊ゲートおよび制御ゲートとは異なる第3ゲート207aを有する半導体集積回路装置において、上記第3ゲートがワード線およびチャネルと垂直な方向に存在する浮遊ゲートの隙間に埋込まれて形成され、第3ゲート207aの標高が浮遊ゲート203bの標高より低く形成されている。
請求項（抜粋）：
シリコン基板中に第1導電型のウェルを形成する工程と、前記シリコン基板上に第1絶縁膜を介して浮遊ゲートとなる第1パターンを形成する工程と、前記ウェル中にソース・ドレインとなる第2導電型の半導体領域を形成する工程と、前記第1パターンを覆う第2絶縁膜を形成する工程と、前記第1パターンによって形成される隙間に、前記第2絶縁膜を介して第3ゲートを形成する工程と、前記浮遊ゲートおよび第3ゲートの上層に制御ゲートを形成する工程と、を有する半導体集積回路装置の製造方法であって、前記第3ゲート上面の標高を前記浮遊ゲートとなる第1パターン上面の標高より低く形成することを特徴とする半導体集積回路装置の製造方法。
IPC (4件)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
Fターム (33件)：
5F001AA25 ,  5F001AB03 ,  5F001AB09 ,  5F001AB30 ,  5F001AC02 ,  5F001AC06 ,  5F001AD41 ,  5F001AD51 ,  5F001AD52 ,  5F001AF06 ,  5F001AF07 ,  5F001AF10 ,  5F001AG10 ,  5F001AG12 ,  5F001AG21 ,  5F083EP02 ,  5F083EP24 ,  5F083EP30 ,  5F083EP32 ,  5F083ER02 ,  5F083ER09 ,  5F083ER14 ,  5F083ER18 ,  5F083ER30 ,  5F083GA01 ,  5F083GA09 ,  5F083GA21 ,  5F083GA22 ,  5F083GA30 ,  5F083JA39 ,  5F083JA40 ,  5F083PR37 ,  5F083PR40
引用特許：
出願人引用 (9件)
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審査官引用 (9件)
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