集積半導体構造の製造方法及び対応する集積半導体構造

発明者： ,
出願人/特許権者：
代理人 (2件)：恩田博宣 , 恩田誠
公報種別：公開公報
出願番号（国際出願番号）：特願2006-192767
公開番号（公開出願番号）：特開2007-027743
出願日： 2006年07月13日
公開日（公表日）： 2007年02月01日
要約：

【課題】本発明は、P-MOSのフェルミ準位が適切調整可能となる集積半導体構造を提供する。【解決手段】第一トランジスタ領域(T1)がn-MOS領域であり、第二トランジスタ領域(T2)がp-FET領域であり、SiO2よりなる基部誘電体層(2)が、第1及び第2トランジスタ領域上に形成され、N+ポリシリコンゲート(4)が誘電体層(2)の上に形成される。マスクで第1領域保護し、アルミイオンをイオン注入し、熱処理することにより、ゲート誘電体層(2)と、N+ポリシリコンゲート(4)との間に、AlxOvの高誘電率界面誘電体層(3)が形成され、フェルミピニング効果が強化され、結果として、N+ポリシリコンのP-MOSの仕事関数は、P+ポリシリコンゲートの関数に近い値に調整される。【選択図】図2B

請求項（抜粋）：

集積半導体構造の製造方法であって、上面(0)と、第一及び第二トランジスタ領域(T1、T2)とを有する半導体基板(1)を提供するステップであって、前記第一トランジスタ領域(T1)がn-MOSFET領域であり、第二トランジスタ領域(T2)がp-MOSFET領域であることと、前記第一及び第二トランジスタ領域(T1、T2)のそれぞれに少なくとも一つのゲート誘電体層(2、3、10c、17、25)と一つのゲート層(4;35;50、60)とを含む第一及び第二トランジスタ領域(T1、T2)上にゲート構造を形成するステップであって、第二トランジスタ領域(T2)のゲート層(4;35;60)が陰性ドープポリシリコンからなり、第一トランジスタ領域(T1)の少なくとも一つのゲート誘電体層(2、10c、17)が第一誘電体層(2、10c、17)を含み、前記第二トランジスタ領域(T2)の少なくとも一つのゲート誘電体層(2、10c、25、25’)が前記第二トランジスタ領域(T2)のゲート層(4;35;60)と隣接する界面誘電体層(3;25;25’)を含み、界面誘電体層(3;25;25’)が前記第二トランジスタ領域(T2)のゲート層(4;35;60)上にAl2O3含有界面を形成してフェルミ-ピニング効果をもたらし、前記第一トランジスタ領域(T1)が前記界面誘電体層(3;25;25’)を含まないこととを備える集積半導体構造の製造方法。

IPC (8件)：

H01L 21/823 , H01L 27/088 , H01L 27/092 , H01L 21/283 , H01L 29/423 , H01L 29/49 , H01L 21/824 , H01L 27/108

FI (5件)：

H01L27/08 102C , H01L27/08 321D , H01L21/283 B , H01L29/58 G , H01L27/10 671B

Fターム (31件)：

4M104AA01 , 4M104BB01 , 4M104BB40 , 4M104CC05 , 4M104DD55 , 4M104EE03 , 4M104EE16 , 4M104GG09 , 4M104GG10 , 4M104GG14 , 5F048AA01 , 5F048AA08 , 5F048AB01 , 5F048AC01 , 5F048AC03 , 5F048BA01 , 5F048BB01 , 5F048BB06 , 5F048BB09 , 5F048BB11 , 5F048BB16 , 5F048BB17 , 5F048BB18 , 5F048BB20 , 5F048BE03 , 5F048BF15 , 5F048BG13 , 5F083AD04 , 5F083JA02 , 5F083NA01 , 5F083ZA05

引用特許：

出願人引用 (1件)

米国特許第5,843,812号明細書

審査官引用 (8件)

半導体装置
公報種別：公開公報出願番号：特願平4-212784 出願人：三菱電機株式会社
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願2003-082174 出願人：株式会社ルネサステクノロジ
半導体装置
公報種別：公開公報出願番号：特願2004-293936 出願人：三星電子株式会社

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