特許
J-GLOBAL ID：200903049007002720
複数のデバイスへ同時書き込み操作を行うことにより高まるフラッシュメモリデバイスにおけるメモリ性能
発明者：
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出願人/特許権者：
代理人 (1件)：
山本 秀策
公報種別：公表公報
出願番号（国際出願番号）：特願平11-543912
公開番号（公開出願番号）：特表2000-510634
出願日： 1999年02月25日
公開日（公表日）： 2000年08月15日
要約：
【要約】本発明は、ホストに結合されたコントローラ半導体デバイスを有するデジタルシステム、および複数の不揮発性メモリデバイスを含む不揮発性メモリバンクを含む。コントローラはセクタ単位に構成された情報を転送し、各セクタはホストと不揮発性メモリバンクとの間にユーザデータ部分およびオーバーヘッド部分を含み、2つの不揮発性メモリデバイス内の同じセクタに関連する2バイトのセクタの記憶および読み出しを同時に行う。各不揮発性メモリデバイスは、メモリロケーションの行によって規定され、ここで、少なくとも2つの半導体デバイスの対応する行が、その内部に2セクタの情報を、不揮発性メモリデバイスのメモリ行の1つに維持された2つのセクタに関連するオーバーヘッド情報と共に維持する。各32セクタの情報は、仮想物理ブロックアドレスによって識別されたブロックを規定し、1ブロックの情報は、2つのメモリデバイス間を送受信され、ここで、セクタの偶数バイトおよび奇数バイトが2つの不揮発性メモリデバイスから同時に読み出されるか、または2つの不揮発性メモリデバイスに同時に書き込まれる。別の実施形態において、コントローラは1つの不揮発性メモリデバイス内に1セクタの情報を丸ごと記憶し、そして、2つの不揮発性メモリデバイス内の少なくとも2つのセクタの対応するバイトを同時に処理することによって、1セクタの情報の読み出しまたは書き込みを行う。
請求項（抜粋）：
セクタ単位に構成された情報を不揮発性メモリ内に記憶するメモリ記憶装置であって、該セクタの各々がユーザデータ部分およびオーバーヘッド部分を含み、該セクタがブロック単位に構成され、該セクタの各々がホスト供給論理ブロックアドレス(LBA)によって識別され、かつ、実際の物理ブロックアドレス(PBA)が仮想PBAに由来し、各ブロックが該ホスト供給LBAおよび該仮想PBAに由来する修正LBAによって識別され、アクセスされる情報のセクタを識別するために該ホスト供給LBAが該記憶装置によってホストから受け取られ、該メモリバンク内の空いているロケーションを識別するために該実際のPBAが該記憶装置によって展開され、ここで、該アクセスされたセクタが記憶されるセクタである、メモリ記憶装置において、該記憶装置は、 該ホストに結合されたメモリコントローラと、 メモリバスを介して該メモリコントローラに結合された不揮発性メモリバンクであって、該メモリバンクは第1の不揮発性半導体メモリユニットおよび第2の不揮発性半導体メモリユニットを含み、該メモリバンクは記憶ブロックを有し、各記憶ブロックは該第1のメモリユニット内に配置された第1の行部分および該第2のメモリユニット内に配置された対応する第2の行部分を有する少なくとも1つのメモリ行ロケーションを含み、該メモリ行ロケーションの各々が該セクタのうちの2つについて記憶空間を供給する、不揮発性メモリバンクと、を含み、 該メモリコントローラが2セクタの情報に同時にアクセスする、メモリ記憶装置。
IPC (2件)：
G06F 12/06 525
, G06F 12/00 542
G06F 12/06 525 A
, G06F 12/00 542 A
