特許
J-GLOBAL ID：200903049987144062
半導体メモリ素子のキャパシタ及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
瀬谷 徹 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-197174
公開番号（公開出願番号）：特開2001-036046
出願日： 2000年06月29日
公開日（公表日）： 2001年02月09日
要約：
【要約】【課題】 リーク電流の発生が少なく、高誘電率を持つ誘電体膜を備えることにより、大容量を確保できる半導体素子のキャパシタを提供する。【解決手段】 MOSトランジスタが具備された半導体基板上に、MOSトランジスタの接合領域のいずれかを露出させるコンタクトホールを持つ層間絶縁膜が形成される。露出した接合領域とコンタクトされるように層間絶縁膜上に下部電極が形成される。下部電極上に誘電体膜として非晶質TaxOyNz 膜が蒸着され、非晶質Tax OyNz膜は所定のアニーリング工程により結晶化する。その後、結晶質TaxOyNz 膜上に上部電極が形成される。尚、TaxOyNz 膜のx,y及びzの総合は1であり、yは0.3乃至0.5、zは0.1乃至0.3である。
請求項（抜粋）：
半導体メモリ素子のキャパシタであって、下部電極;前記下部電極上に形成される誘電体膜;及び、前記誘電体膜上に形成される上部電極を備え、前記誘電体膜は結晶質Tax Oy Nz膜であり、前記結晶質TaxOy Nz 膜のx、y及びzの総合は1であり、yは0.3乃至0.5、zは0.1乃至0.3であることを特徴とする、半導体メモリ素子のキャパシタ。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 651
, H01L 27/10 621 C
