特許
J-GLOBAL ID：200903050311316500
縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法
発明者：
,
,
,
,
出願人/特許権者：
代理人 (4件)：
長谷川 芳樹
, 塩田 辰也
, 寺崎 史朗
, 柴田 昌聰
公報種別：公開公報
出願番号（国際出願番号）：特願2002-215804
公開番号（公開出願番号）：特開2004-063507
出願日： 2002年07月24日
公開日（公表日）： 2004年02月26日
要約：
【課題】ドレイン耐圧を維持しつつオン抵抗を低減できる縦型接合型電界効果トランジスタを提供する。【解決手段】本発明に係る縦型JFET1aは、n+型ドレイン半導体部2と、n型ドリフト半導体部3と、p+型ゲート半導体部4と、n型チャネル半導体部5と、n+型ソース半導体部7と、p+型ゲート半導体部8とを備える。n型ドリフト半導体部3は、n+型ドレイン半導体部2の主面上に設けられ、この主面と交差する方向に延びる第1〜第4の領域3a〜3dを有する。p+型ゲート半導体部4は、n型ドリフト半導体部3の第1〜第3の領域3a〜3c上に設けられている。n型チャネル半導体部5は、p+型ゲート半導体部4に沿って設けられ、n型ドリフト半導体部3の第4の領域3dに電気的に接続されている。【選択図】 図1
請求項（抜粋）：
ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、この主面と交差する所定の軸方向に延びる第1、第2、第3及び第4の領域を有するドリフト半導体部と、
前記ドリフト半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の前記第1、第2及び第3の領域上に設けられた埋込半導体部と、
前記埋込半導体部に沿って設けられ、前記埋込半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の前記第4の領域に電気的に接続されたチャネル半導体部と、
前記ドリフト半導体部の第1の領域及び前記チャネル半導体部上に設けられたソース半導体部と、
前記ドレイン半導体部の導電型と逆導電型を有し、前記第3及び第4の領域及び前記チャネル半導体部上に設けられたゲート半導体部と
を備え、
前記ゲート半導体部は、前記第3の領域から前記第4の領域に向かう方向に延びる複数の凸部を有しており、前記凸部の間には前記チャネル半導体部が設けられており、前記凸部は前記埋込半導体部に接続されている、縦型接合型電界効果トランジスタ。
IPC (3件)：
H01L29/80
, H01L21/337
, H01L29/808
H01L29/80 V
, H01L29/80 C
5F102FA01
, 5F102FA03
, 5F102GB04
, 5F102GC07
, 5F102GC08
, 5F102GD04
, 5F102GD05
, 5F102GJ04
, 5F102GL02
, 5F102GV07
, 5F102HC01
, 5F102HC07
, 5F102HC15
