特許
J-GLOBAL ID：200903052333167668

半導体装置及び半導体装置の製造方法

発明者：
井本 孝志

井本 孝志 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について

, 
イビデン株式会社

イビデン株式会社 について


代理人 (1件)： 竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願平11-239033
公開番号（公開出願番号）：特開2001-068624
出願日： 1999年08月26日
公開日（公表日）： 2001年03月16日
要約：
【要約】【課題】 薄く密閉性、弾力性に優れ、製造工程が簡略で容易に形成することが可能な積層型パッケージを用いた半導体装置及びその製造方法を提供する。【解決手段】 半導体装置は、接続電極がランド17の下に形成された複数のビア及びこの接続電極に電気的に接続された配線8を備えた複数の配線基板30と、前記配線基板に搭載され前記配線と電気的に接続された半導体素子5と、前記半導体素子を搭載したときにこの半導体素子が収容される半導体素子容積より大きいチップキャビティ部12を有し、且つ複数のビアに埋め込まれランド3の下に形成された接続電極を備えた複数の導電ビア絶縁基板20とを備えている。半導体素子の厚さは、略30〜200μmである。薄い積層型パッケージを有する半導体装置を得ることができる。半導体装置を曲げることにより半導体素子が少し伸びてもチップキャビティ部との間の空間が半導体素子の伸びを吸収する。
請求項（抜粋）：
それぞれ接続電極が形成された複数のビア及びこの接続電極に電気的に接続された配線を備えた複数の配線基板と、前記配線基板に搭載され、前記配線と電気的に接続された半導体素子と、前記半導体素子を搭載したときにこの半導体素子が収容される半導体素子容積より大きいチップキャビティ部を有し、複数のビアに埋め込み形成された接続電極を備えた複数の導電ビア絶縁基板とを具備し、前記導電ビア絶縁基板の1つと前記配線基板の1つとは、前記配線基板に前記導電ビア絶縁基板の前記接続配線とこの配線基板の前記接続電極とが電気的に接続されるように積層されて積層体を構成し、前記配線基板に搭載された前記半導体素子が前記チップキャビティ部に完全に収容された状態でこの積層体は複数個積層され一体化されてなることを特徴とする半導体装置。
IPC (5件)：
H01L 25/10 ,  H01L 25/11 ,  H01L 25/18 ,  H01L 25/065 ,  H01L 25/07
FI (2件)：
H01L 25/14 Z ,  H01L 25/08 Z
引用特許：
審査官引用 (12件)
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