特許
J-GLOBAL ID：200903053961805670
薄膜トランジスタ及びその製法
発明者：
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出願人/特許権者：
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代理人 (1件)：
清原 義博
公報種別：公開公報
出願番号（国際出願番号）：特願2006-279181
公開番号（公開出願番号）：特開2008-098447
出願日： 2006年10月12日
公開日（公表日）： 2008年04月24日
要約：
【課題】 一対のソース・ドレイン電極上の酸化物半導体薄膜層の結晶性を良好にし、リーク電流の増大、電流駆動能力の低下、電流律速を抑制した、高いTFT特性を有する薄膜トランジスタ及びその製法を提供する。【解決手段】 基板上に間隙を有して形成される一対のソース・ドレイン電極4と、チャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層5と、該酸化物半導体薄膜層が形成される下地膜3を有する薄膜トランジスタであって、前記下地膜3が、該一対のソース・ドレイン電極上で、且つ、該一対のソース・ドレイン電極4夫々における上側表面の一部の領域を被覆しないように形成され、前記酸化物半導体薄膜層5が該下地膜3上に形成され、且つ該一対のソース・ドレイン電極4における該一部の領域4aと接していることを特徴とする薄膜トランジスタである。【選択図】 図1
請求項（抜粋）：
基板上に間隙を有して形成される一対のソース・ドレイン電極と、チャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層が形成される下地膜を有する薄膜トランジスタであって、
前記下地膜が、該一対のソース・ドレイン電極上で、且つ、該一対のソース・ドレイン電極夫々における上側表面の一部の領域を被覆しないように形成され、
前記酸化物半導体薄膜層が該下地膜上に形成され、且つ該一対のソース・ドレイン電極における該一部の領域と接していることを特徴とする薄膜トランジスタ。
IPC (1件)：
FI (3件)：
H01L29/78 618B
, H01L29/78 620
, H01L29/78 618C
5F110AA01
, 5F110AA06
, 5F110BB01
, 5F110CC03
, 5F110CC05
, 5F110DD02
, 5F110DD12
, 5F110DD13
, 5F110DD15
, 5F110EE04
, 5F110FF01
, 5F110FF02
, 5F110FF03
, 5F110FF04
, 5F110FF09
, 5F110FF30
, 5F110GG01
, 5F110GG17
, 5F110GG22
, 5F110GG25
, 5F110GG32
, 5F110HK01
, 5F110HK07
, 5F110HK21
, 5F110HK24
出願人引用 (5件)
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審査官引用 (3件)
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