特許
J-GLOBAL ID：200903054548308575

半導体装置

発明者：
大黒 達也

大黒 達也 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2006-005054
公開番号（公開出願番号）：特開2007-189016
出願日： 2006年01月12日
公開日（公表日）： 2007年07月26日
要約：
【課題】基板浮遊効果を抑制出来る半導体装置を提供すること。【解決手段】 第1絶縁膜31上に形成された第1導電型の第1半導体層33と、前記第1半導体層33間に形成された第2導電型の第2半導体層32と、前記第2半導体層32に接する前記第2導電型の第3半導体層32と、前記第2半導体層32上に形成されたゲート電極20と、前記第3半導体層32上に形成され、前記ゲート電極20を共通接続する第1配線層21と、前記第3半導体層32に接する前記第2導電型の第4半導体層32と、前記第4半導体層32に接し、且つ前記第4半導体層32によって前記第1乃至第3半導体層32、33と離隔される前記第2導電型の第5半導体層23と、前記第4半導体層32上に形成された第2配線層22とを具備し、前記第4半導体層32の長手方向の長さは、前記第3半導体層32の長手方向よりも短い。【選択図】 図7
請求項（抜粋）：
半導体基板上に形成された第1絶縁膜と、 前記第1絶縁膜上に複数形成され、互いに離隔された第1導電型の第1半導体層と、 隣接する前記第1半導体層間に位置し且つ該第1半導体層に接するように前記第1絶縁膜上に形成された、前記第1導電型と逆導電型の第2導電型の第2半導体層と、 複数の前記第2半導体層に接するように前記第1絶縁膜上に形成された前記第2導電型の第3半導体層と、 前記第2半導体層上にゲート絶縁膜を介在して形成されたゲート電極と、 前記第3半導体層上に第2絶縁膜を介在して形成され、複数の前記ゲート電極を共通接続する第1配線層と、 少なくとも前記第3半導体層に接するように前記第1絶縁膜上に形成された前記第2導電型の第4半導体層と、 前記第4半導体層に接し、且つ前記第4半導体層によって前記第1乃至第3半導体層と離隔されるように前記第1絶縁膜上に形成された前記第2導電型の第5半導体層と、 前記第4半導体層上に第3絶縁膜を介在して形成された第2配線層と、 前記第5半導体層上に形成された第1コンタクトプラグと を具備し、前記第1乃至第5半導体層は前記第1絶縁膜によって前記半導体基板と電気的に分離され、 前記第4半導体層の長手方向の長さは、前記第3半導体層の長手方向よりも短い ことを特徴とする半導体装置。
IPC (4件)：
H01L 29/786 ,  H01L 27/08 ,  H01L 21/823 ,  H01L 27/092
FI (3件)：
H01L29/78 626B ,  H01L27/08 331E ,  H01L27/08 321A
Fターム (42件)：
5F048AC03 ,  5F048AC04 ,  5F048BA16 ,  5F048BB01 ,  5F048BB02 ,  5F048BB14 ,  5F048BC02 ,  5F048BC03 ,  5F048BD01 ,  5F048BE09 ,  5F048BF06 ,  5F048BF07 ,  5F048BF11 ,  5F048BF15 ,  5F048BF16 ,  5F048BF17 ,  5F048BF18 ,  5F048BG13 ,  5F110AA02 ,  5F110AA15 ,  5F110BB04 ,  5F110CC02 ,  5F110DD01 ,  5F110DD13 ,  5F110EE05 ,  5F110EE08 ,  5F110EE14 ,  5F110EE24 ,  5F110EE31 ,  5F110EE38 ,  5F110EE41 ,  5F110GG23 ,  5F110GG28 ,  5F110GG29 ,  5F110GG37 ,  5F110GG52 ,  5F110GG60 ,  5F110HK05 ,  5F110HK40 ,  5F110HM04 ,  5F110NN65 ,  5F110QQ08
引用特許：
出願人引用 (9件)
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