特許
J-GLOBAL ID：200903055206102459
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-264134
公開番号（公開出願番号）：特開平11-163345
出願日： 1998年09月18日
公開日（公表日）： 1999年06月18日
要約：
【要約】【課題】 信頼性の高い,かつ特性の変動の小さいMISトランジスタを備えた半導体装置の製造方法を提供する。【解決手段】 シリコン基板1の上に、ゲート酸化膜2と多結晶シリコン膜3とを順次形成し、多結晶シリコン膜3全体に、ドーズ量2×1014〜2×1015cm-2の範囲でフッ素のイオン注入を行なう。多結晶シリコン膜3およびシリコン酸化膜2をパターニングして、ゲート電極3A,3Bと、ゲート酸化膜2A,2Bとを形成した後、各トランジスタのソース・ドレイン領域となるn型不純物拡散層7,p型不純物拡散層8を形成する。その後、急速加熱処理を行なって、ゲート電極3A,3Bからゲート酸化膜2A,2Bにフッ素を拡散させる。ゲート酸化膜2A,2Bに適量のフッ素が導入されているので、ゲート酸化膜2A,2Bの物理的ストレスが緩和され、基板へのボロンの突き抜けが抑制される。
請求項（抜粋）：
半導体基板のpMISトランジスタ形成領域の上に、ゲート絶縁膜及び半導体膜を順次形成する第1の工程と、上記半導体膜をパターニングして、pMISトランジスタのゲート電極を形成する第2の工程と、上記第2の工程の前または第2の工程の後に、上記pMISトランジスタのゲート電極にフッ素のドーズ量が2×1013〜2×1015cm-2となる条件でフッ素を含む不純物をイオン注入により導入する第3の工程と、上記pMISトランジスタのゲート電極にボロンを導入する第4の工程と、上記半導体基板内にp型不純物を導入して、pMISトランジスタのソース・ドレイン領域を形成する第5の工程と、熱処理により上記ゲート電極中のフッ素を上記ゲート絶縁膜まで拡散させる第6の工程とを備えている半導体装置の製造方法。
IPC (5件)：
H01L 29/78
, H01L 21/265
, H01L 21/8238
, H01L 27/092
, H01L 27/08 331
H01L 29/78 301 G
, H01L 27/08 331 A
, H01L 21/265 P
, H01L 27/08 321 D
